[发明专利]半导体制程方法

说明书

本发明公开了一种用以形成半导体结构及存储器单元的半导体制程方法，包括于基底布植第一深井区及第二深井区；于该第一深井区设置一组第一隔离区、一组第一井区及一组第三井区，以形成一组第一通道区及一组第四通道区，及于该第二深井区设置一组第二隔离区及第二井区，以形成第二通道区及第三通道区；使用第一光罩以使光阻遮盖该组第一通道区及该第二通道区，露出该组第四通道区的至少一第四通道区及该第三通道区；及执行屬於第一型半导体的掺杂以同步提升露出的该至少一第四通道区及该第三通道区的掺杂浓度。

技术领域

本发明提供一种半导体制程方法，尤其涉及一种可避免使用双井区以缩减存储器单元的面积的半导体制程方法。

背景技术

当前的非易失性存储器(non-volatile memory)，例如电可擦可编程只读存储器(electrically erasable programmable read-only memory；EEPROM)，其制程实不易与一般的互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)的制程整合。于非易失性存储器的制程中，双井区是常用结构。举例而言，浮动闸极可位于一井区(例如为n型半导体)，且控制闸极可位于另一井区(例如为p型半导体)，两井区之间可以隔离区(isolation)区隔。此结构中，两井区之间的距离须满足设计规则检查(design rulechecking；DRC)的包围规则(enclosure rule)。举例而言，两井区之间须预留符合制程规则的间距，因此，存储器的面积难以缩减。若不采用双井区结构，则可能造成两闸极的控制电压无法区隔，导致存储器的功能无法顺利执行。因此，本领域实须一解决方案，用以缩减存储器单元的面积，且可维持存储器单元的正常操作。

发明内容

本发明一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括于基底上布植第一深井区及第二深井区，其中所述第一深井区属于所述半导体结构，且所述第二深井区属于所述存储器单元；于所述第一深井区设置第一组隔离区，及于所述第二深井区设置第二组隔离区；同步于所述第一深井区对应于所述第一组隔离区形成的第一组间隙，布植一组第一井区，从而形成一组第一通道区，及于所述第二深井区对应于所述第二组隔离区形成的第二组间隙布植第二井区，从而形成第二通道区及第三通道区；于所述第一深井区对应于所述第一组隔离区形成的第二组间隙，布植一组第三井区，从而形成一组第四通道区；使用第一光罩以使光阻遮盖所述组第一通道区、及所述第二通道区，露出所述组第四通道区的至少一第四通道区及所述第三通道区；及执行属于第一型半导体的掺杂以同步提升露出的所述至少一第四通道区及所述第三通道区的掺杂浓度；其中所述基底及所述组第三井区属于所述第一型半导体，所述第一深井区、所述第二深井区、所述组第一井区及所述第二井区属于第二型半导体。

本发明另一实施例提供一种半导体制程方法，所述半导体制程方法用以形成半导体结构及存储器单元，所述半导体制程方法包括于基底上设置多个隔离区，从而形成多个间隙；于所述多个间隙的一组第一间隙，布植一组第一井区，从而形成一组第一通道区；于所述多个间隙的第二间隙布植第二井区，及于所述多个间隙的一组第三间隙布植第三井区，从而于第二井区形成第二通道区，及于所述第三井区形成第三通道区及第四通道区；对应于所述多个间隙的一组第四间隙，布植一组第四井区，从而形成一组第五通道区；使用第一光罩以使光阻遮盖所述组第一通道区、所述第二通道区及所述第四通道区，露出所述组第五通道区的至少一第五通道区及所述第三通道区；及执行属于第一型半导体的掺杂以同步提升露出的所述至少一第五通道区及所述第三通道区的掺杂浓度；其中所述基底及所述组第四井区属于所述第一型半导体，所述组第一井区、所述第二井区及所述第三井区属于第二型半导体，所述组第一井区、所述组第四井区及所述第二井区属于所述半导体结构，所述第三井区属于所述存储器单元。