[发明专利]一种伪器件辅助灵敏放大器电路

说明书

本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。

技术领域

本发明涉及存储电路技术领域，具体涉及一种伪器件辅助灵敏放大器电路。

背景技术

灵敏放大电路是存储器特别是静态存储器的核心电路，其将位线上的小电压差放大为逻辑电平来进行读出，从而有效减小读功耗和读延迟。伪器件是核心电路周边放置的无任何连接和功能的用于保证核心电路工艺均匀性的器件。

传统的灵敏放大器电路如图1所示，其基本工作流程为：

BL/BLB由于存储单元读，会逐渐产生电压差，当电压差足够大时ENSAB由1变为0，灵敏放大器启动。如图2 中的DL和DLB，为BL/BLB通过打开的MP1和MP2连接的电压。这时ENSAI升为1，如图2所示，MP1和MP2关断，MN1下拉VS点，DL和DLB的电压差会由锁存器正反馈逐渐放大成逻辑电平小电压差被放大。

但是整个放大过程中存在两个电容耦合问题，也就是启动灵敏放大器的时候，会造成对初始信号差的干扰，影响放大的实际差分电压，从而影响灵敏放大器的良率与速度。

VS对DL和DLB的信号耦合：

假设DL初始电压大于DLB初始电压，这样MN4的V_gs大于MN3的V_gs(MOS开启较好的电容较大)，当VS下降时，MN4会先于MN3进入开启状态，则其初始耦合电容C_gs更大，因此DL会更多的受到下拉信号VS的影响，减少DL和DLB的电压差。

ENSAI与DL和DLB的信号耦合：

假设DL初始电压大于DLB初始电压，则当ENSAI为0时，MP1和MP2处于开启状态，这时，MP1的漏端电容较大，则DL的总体电容大于DLB的电容。这样当ENSAI上升信号通过栅漏间的电容耦合到DL和DLB上时，同样的信号偶尔电量，由于电容的差别，DL电压上升较少，DLB上升较多，则DL和DLB的压差减少。

发明内容

本发明的发明目的是提供一种伪器件辅助灵敏放大器电路，能够有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，同时不影响原电路版图的面积。

为达到上述发明目的，本发明采用的技术方案是：一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，所述第一PMOS晶体管的漏极连接到第一位线，所述第一PMOS晶体管的源极分别连接到第一反相器的输出端和第二反相器的输入端，所述第二PMOS晶体管的漏极连接到第二位线，所述第二PMOS晶体管的源极分别连接到第一反相器的输入端和第二反相器的输出端，所述第一NMOS晶体管的源极分别连接到第一反相器的接地端和第二反相器的接地端，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅极分别连接到第三反相器的输出端、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。