[发明专利]半导体存储装置

说明书

相关申请

本申请享有以美国临时专利申请62/303,505号(申请日：2016年3月4日)及美国专利申请15/074,395号(申请日：2016年3月18日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为代替低成本且大容量的已知闪存器的一种半导体存储装置，有存储单元采用可变电阻膜的可变电阻型存储器(ReRAM：Resistance RAM)。ReRAM能构成交点型存储单元阵列，所以能实现与闪存器同样的大容量化。而且，为了进一步实现大容量化，还开发出使选择配线即位线相对于半导体基板排列在垂直方向的所谓VBL(Vertical Bit Line，垂直位线)结构的ReRAM。

发明内容

实施方式的半导体存储装置包括沿所述第1方向延伸的第1配线、沿与所述第1方向交叉的第2方向延伸的第2配线、及配置在所述第1配线及所述第2配线的交叉部的存储单元，所述存储单元具有沿与所述第1及第2方向交叉的第3方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。

根据实施方式，能提供一种能减少形成(forming)动作时存储单元的绝缘膜的绝缘击穿的半导体存储装置。

附图说明

图1是表示实施方式的半导体存储装置的功能模块的图。

图2是实施方式的半导体存储装置的存储单元阵列的电路图。

图3是实施方式的半导体存储装置的存储单元阵列的概略立体图。

图4是实施方式的半导体存储装置的存储单元阵列的存储单元周边的截面图。

图5是说明实施方式的半导体存储装置的存储单元的导电膜的效果的截面图。

图6是表示实施方式的半导体存储装置的存储单元的电流—电压特性的图表。

图7～13是说明实施方式的半导体存储装置的存储单元阵列的制造步骤的截面图。

具体实施方式

以下，参照图式，说明实施方式的半导体存储装置。

首先，说明实施方式的半导体存储装置的全体构成。

图1是表示实施方式的半导体存储装置的功能模块的图。

如图1所示，实施方式的半导体存储装置包括存储单元阵列1、行解码器2、列解码器3、上位区块4、电源5、及控制电路6。

存储单元阵列1包括多个字线WL及多个位线BL、以及这些字线WL及位线BL上所选择的多个存储单元MC。行解码器2在访问动作时选择字线WL。列解码器3在访问动作时选择位线BL，且包含控制访问动作的驱动器。上位区块4选择存储单元阵列1中的作为访问对象的存储单元MC。上位区块4向行解码器2、列解码器3赋予行地址、列地址。电源5在数据的写入/读出时，生成与各个动作对应的规定的电压的组合，并供给至行解码器2及列解码器3。控制电路6根据来自外部的命令，进行向上位区块4发送地址等控制，而且，对电源5进行控制。

接着，说明存储单元阵列1的概要。

图2是实施方式的半导体存储装置的存储单元阵列的电路图。

如图2所示，存储单元阵列1包括沿X方向延伸的多个字线WL、沿Z方向延伸的多个位线BL、以及配置在多个字线WL及多个位线BL的交叉部的多个存储单元MC。而且，存储单元阵列1具有多个全局位线GBL。多个位线BL中的、沿Y方向排列的位线BL经过选择晶体管STR共通地连接于一个全局位线GBL。各选择晶体管STR由选择栅极线SG控制。

接着，说明存储单元阵列1的结构。

图3是实施方式的半导体存储装置的存储单元阵列的立体图。图3的结构中省略了存储单元MC的一部分构成或配线间的层间绝缘膜等。而且，图4是该半导体存储装置的存储单元阵列的存储单元周边的Y-Z方向的截面图。

如图3所示，存储单元阵列1具有位线BL相对于半导体基板SS的主平面垂直地延伸的所谓VBL(Vertical Bit Line)结构。也就是说，多个字线WL沿Y方向及Z方向排列成矩阵状，且分别沿X方向延伸。多个位线BL沿X方向及Y方向排列成矩阵状，且沿Z方向延伸。而且，各存储单元MC配置在这些多个字线WL及多个位线BL的各交叉部。也就是说，多个存储单元MC沿X方向、Y方向、及Z方向排列成3维矩阵状。这里，字线WL例如由氮化钛(TiN)或钨(W)形成。位线BL例如由多晶硅(Poly-Si)形成。