[发明专利]存在较慢扫描输出时实现较高扫描量的非隔行扫描操作有效

专利信息
申请号: 201710065794.3 申请日: 2017-02-06
公开(公告)号: CN107064784B 公开(公告)日: 2021-01-05
发明(设计)人: M·S·卡沃萨;R·K·米塔尔 申请(专利权)人: 德州仪器公司
主分类号: G01R31/3185 分类号: G01R31/3185
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 林斯凯
地址: 美国德*** 国省代码: 暂无信息
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摘要:
搜索关键词: 存在 扫描 输出 实现 隔行 操作
【说明书】:

可遍及集成电路形成扫描链(304),其中所述扫描链经由双向输入/输出I/O缓冲器(341到344)耦合到一组引脚。可使用并行操作的所述组I/O引脚及缓冲器从外部测试器接收测试图案。使用以第一速率操作的移位时钟将所述测试图案从解压缩逻辑(331)扫描到所述扫描链中。接着,将所述测试图案提供到耦合到所述扫描链的组合逻辑电路。在所述扫描链中捕获响应图案且接着使用以比所述第一速率慢的第二速率操作的移位时钟将所述响应图案从所述扫描链扫描到压缩逻辑(332)中。使用并行操作的所述相同组的I/O引脚和缓冲器(341到344)将所述响应图案提供到所述外部测试器。

技术领域

发明涉及集成电路的测试,且更特定来说,涉及一种具有共享输入/输出引脚以缩短移位时间的扫描链。

背景技术

扫描架构通常用于测试集成电路(IC)中的数字电路。典型的扫描架构在测试图案中扫描、利用测试图案执行操作且捕获结果,接着扫描输出结果,同时以重叠方式在下一个测试图案中扫描。在许多低功率IC设计中,输出缓冲器被限于较低速度操作以便省电。因此,总测试时间受限于由输出缓冲器确定的扫描速度。

发明内容

附图说明

现在将仅通过实例方式且参考附图描述根据本发明的特定实施例:

图1是具有扫描路径的电路的框图;

图2是扫描单元的框图;

图3是图1的扫描路径的更详细图;

图4是实例IO缓冲器的更详细电路图;

图5是图3的扫描链电路的操作的时序图;

图6是使用八个测试引脚的扫描路径的框图;及

图7是说明扫描链的非重叠操作的流程图。

本实施例的其它特征从附图及以下详述中将是显而易见的。

具体实施方式

现在将参考附图详细地描述本发明的特定实施例。各个图中的相同元件为了一致性而由相同参考数字标示。在本发明的实施例的以下详述中,陈述数种特定细节以提供对本发明的透彻理解。然而,所属领域的一般技术人员将明白,本发明可在没有这些具体细节的情况下实践。在其它实例下,尚未详细描述众所周知的特征以避免不必要地使描述变得复杂化。

扫描架构通常用于测试集成电路中的数字电路。如下文将更详细地描述,本发明描述了一种将常规扫描架构调整为其中输出驱动强度可限制输出扫描速率且由此增加测试时间的高速扫描架构的方法。本发明的实施例可充分利用非隔行扫描程序连同不对称压缩器解压缩器(CoDec)架构,其中所有可用扫描引脚在扫描加载模式期间用作输入,同时相同扫描引脚在扫描卸载程序期间操作为扫描输出。从输入模式到输出模式的转变可由内部逻辑模块控制,所述内部逻辑模块基于序列/图案检测逻辑而起作用。在一些实施例中,可使用部分串行化器,而在其它实施例中,可能不需要串行化器。所述方法采用以下事实:虽然扫描输出可能较为缓慢,但是当作为扫描输入操作时,输入端口可以显著更高频率操作,所述频率就自动测试设备(ATE)能力及/或其它设计要求而言可尽可能高。因此,扫描输入数据可以较高频率加载,而扫描输出数据可以IO(输入/输出)可处置的最大频率卸载。以此方式,可缩短测试时间。

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