[发明专利]一种高压ESD保护电路

说明书

本发明涉及集成电路设计领域，尤其涉及一种高压ESD保护电路。包括一输入/输出端口，于ESD应力事件发生后，输入ESD电流；第一电源轨，提供一高压电源，高压电源通过第一ESD泄放单元与输入/输出端口相连；第二电源轨，提供一高压地，高压地通过一第二ESD泄放单元与输入/输出端口相连；一第三ESD高压泄放NMOS管，连接于高压电源和高压地之间；第三ESD高压泄放NMOS管的栅极与高压电源之间连接一串联的第一电容和第二电容，第三ESD高压泄放NMOS管的栅极和高压地之间存在一栅源寄生电容，该栅源寄生电容两端再并联一齐纳二极管和一下拉电阻。本发明提供了一种简单可靠与BCD工艺兼容的低成本的高压ESD保护电路。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种高压ESD保护电路。

背景技术

在集成电路芯片制造、运输、使用过程中，芯片的外部环境或者内部结构会积累一定的电荷，当这些芯片的引脚与地形成通路时，积累的电荷就会发生转移，瞬间通过集成电路内部的峰值电流可以达到数安培以上，这个瞬态大电流足以让芯片烧毁。研究调查表明，ESD(Electro Static Discharge)问题是引起集成电路产品失效的最主要原因。采取有效的ESD防护措施可以有效的提高产品的可靠性，避免芯片中任何物理元件遭受ESD事件所带来的潜在的或持久的功能性、可靠性以及质方面的损害。研究发现，引起这些失效的因素可分为两类，一种是热失效，一种是电失效，热失效指的是在ESD事件发生时，局部产生几安培到几十安培的大电流，虽然持续时间几个ns到几百ns,但产生的大量热量会使局部的金属互联线熔化或使芯片出现热斑，从而引起二次击穿。电失效指的是施加在栅氧化层上的电压形成的电场强度大于介电强度，导致介质击穿或表面击穿。

对于低压电路(一般指低于5.5V供电的电路都属于低压电路)，常用ESD防护器件类型有PN结二极管，栅极接地的GGNMOS(RC NMOS)，可控硅SCR等，这些器件和电路本身或者稍微改进就可以满足低压产品的要求，但在高压集成电路产品中，特别是在高压功率IC中，面对大电流、高电压、强电磁干扰的特殊工作环境，普遍要求其达到更高的ESD防护等级。

对于芯片的ESD保护，典型的ESD保护器件的IV特性如图1所示，电压被电源电压(Supply Voltage)、芯片内部击穿电压(Internal Circuitbreakdown voltage)分为三个区域，电源电压和芯片内部击穿电压之间的区域是ESD保护的窗口，为了有效的ESD保护，触发电压Vt1应小于芯片内部击穿电压，为了避免闩锁(latchup)的发生，维持电压Vh需大于电源电压。

一般高压集成电路采用BCD工艺，控制部分用低压器件，省面积也省功耗，主体电路采用高压器件，对于大多高压BCD工艺，高压NMOS的ESD能力较差，主要表现在以下几个方面：1)触发电压Vt1太高，触发电压如果高于内部器件的击穿电压，就起不到保护作用；2)维持电压Vh太低，一般低于芯片正常工作电压，会发生闩锁现象，所以在高压ESD电路设计中，以上两种特点都限制了GGNMOS在高压ESD电路中的直接使用。

现有技术提供了一种高压ESD保护电路，如图2所示，利用堆叠HVNMOS器件来实现ESD保护，虽然某种程度上提高了维持电压Vh防止了闩锁的发生，但触发电压太高，容易超出内部高压电路的击穿电压，起不到防护作用，而且占用芯片面积太大。

发明内容

为了解决以上问题，本发明的目的在于提供一种高压ESD保护电路。

具体内容如下：

一种高压ESD保护电路，包括，

一输入/输出端口(I/O)，于ESD应力事件发生后，输入ESD电流；

第一电源轨，提供一高压电源(VDDHV)，所述高压电源(VDDHV)通过第一ESD泄放单元(HVpLDMOS1)与所述输入/输出端口(I/O)相连；