[发明专利]半导体装置及其制造方法

说明书

本发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上且包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内且沿积层体的积层方向延伸并包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。第1绝缘部设置在积层体内并沿积层方向及与积层方向交叉的第1方向延伸且与第1半导体区域相接。第2绝缘部设置在积层体内且沿积层方向延伸并与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。

相关申请

本申请享有以美国临时专利申请62/304,983号(申请日：2016年3月8日)及美国专利申请15/258,220号(申请日：2016年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置及其制造方法。

背景技术

提出有一种三维构造的存储设备，它是在多个电极层积层而成的积层体形成存储孔，并在该存储孔内沿积层体的积层方向延伸地设置着电荷蓄积膜与半导体膜。存储设备在漏极侧选择晶体管与源极侧选择晶体管之间具有串联连接的多个存储单元。存储单元的漏极经由漏极侧选择晶体管电连接于位线。存储单元的源极经由源极侧选择晶体管电连接于源极线。一般地，在积层体的内部形成狭缝，将源极线设置在该狭缝内。但是，如果将源极线设置在狭缝内，那么狭缝的宽度会变宽。因此，妨碍了存储单元阵列的平面尺寸缩小。期望存储单元阵列的平面尺寸缩小。

发明内容

实施方式提供一种能够使存储单元阵列的平面尺寸缩小的半导体装置及其制造方法。

实施方式的半导体装置包含第1导电型的第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上。积层体包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内。柱状部沿积层体的积层方向延伸，柱状部包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。电荷蓄积膜包含电荷蓄积部。第1绝缘部设置在积层体内。第1绝缘部沿积层方向及与积层方向交叉的第1方向延伸，第1绝缘部与第1半导体区域相接。第2绝缘部设置在积层体内。第2绝缘部沿积层方向延伸。第2绝缘部与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。

附图说明

图1是第1实施方式的半导体装置的存储单元阵列的示意立体图。

图2是第1实施方式的半导体装置的存储单元阵列的示意俯视图。

图3是沿着图2中的III-III线的剖视图。

图4是放大表示柱状部的示意剖视图。

图5是表示第1接触孔的配置例的示意俯视图。

图6及图7是将参考例与实施方式进行比较而表示的示意俯视图。

图8是表示第2实施方式的第1接触孔的配置例的示意俯视图。

图9是第2实施方式的半导体装置的存储单元阵列的剖视图。

图10是表示第3实施方式的第1接触孔的配置例的示意俯视图。

图11是表示第4实施方式的第1接触孔的平面形状的示意俯视图。

图12～图14是放大表示第1接触孔的示意俯视图。

图15是表示第5实施方式的第1接触孔的平面形状的示意俯视图。

图16是表示第6实施方式的第1接触孔的平面形状的示意俯视图。