[发明专利]基于CIC滤波器降低邻道功率比的方法及CIC滤波器

说明书

技术领域

本发明属于数字信处理的多速率转换领域，尤其是涉及一种基于CIC滤波器降低邻道功率比的方法及CIC滤波器。

背景技术

在数字基带处理的部分，通常需要对信号进行数字上变频或者下变频处理，CIC滤波器是一种低通速率变化滤波器,它是由积分器(integrator)和梳状(Comb)滤波器级联而成，根据其积分器和梳状器位置的不同,可分别实现抽取(Decimation)和插入(Interpolation)功能。抽取型CIC是积分器在前，后面是梳状器，实现的是下变频处理。插入型CIC则相反，梳状器在前，积分器在后，实现的是上变频处理。

数字基带信号送入调制器前，波形是矩形脉冲，但由于矩形脉冲的上升沿和下降沿是突变的，假设正弦波是250K的，它的信号频率只有250K，但是如果是矩形波1K，高频成分比较丰富，它的频率成分有250K，750K，1500K，……；如果设备工作在840M的时候，正弦波的占用带宽在840M+/-250K，矩形波的占用带宽在840M+/-250K，840M+/-750K，840M+/-1500K，……；而GB29768协议要求读写器工作频率为840～845M，频带内共40个信道，每个信道带宽是250K，这样上述情况频域占用的带宽很宽，通过带限信道时，当前信道的信号容易出现在其他信道上。因此需要设计脉冲成形滤波器，产生既减小码间串扰又不会占用过多额外带宽的更适合于信道传输的波形。

FPGA实现CIC滤波器会产生如下问题：CIC滤波器由于积分器会导致数据高位溢出问题，需要对原始数据进行位宽扩展；CIC滤波器的阻带衰减和过渡带不是很好，一般是通过CIC滤波器的级联来改善，但是CIC滤波器级联阶数又会使溢出问题更严重，这就需要更多的扩展位，导致一个恶性循环。

本发明针对降低阅读器的ACPR，提出一种新的实现算法通过CIC插入滤波器实现上变频处理，滤除高频部分，使其只有低频部分，减少与其他信道的干扰。

发明内容

有鉴于此，本发明旨在提出一种基于CIC滤波器降低邻道功率比的方法及CIC滤波器，以通过CIC插入滤波器平滑矩形波，滤除高频部分使其只有低频部分，减少与其他信道的干扰。

为达到上述目的，本发明的技术方案是这样实现的：

一种基于CIC滤波器降低邻道功率比的方法，包括以下步骤：

1)将数据信号输入CIC滤波器，CIC滤波器的梳状器输出数据；

2)生成积分脉冲cic_inter_fs，通过插值模块对数据信号进行插值；

3)组合逻辑控制梳状器输出数据和插“0”值的切换，若cic_inter_fs＝’0’，插入“0”值，积分器输入全0数据；若cic_inter_fs＝’1’，积分器输入梳状器的输出数据；

4)若插入“0”值，通过位宽控制包模块计算出数据位宽，积分器输出数据。

进一步的，所述步骤2)中，所述插值为在数据信号的每个数值后插入数值“0”，插入个数为R-1个，所述R为插值倍数。

进一步的，所述步骤4)中，位宽计算公式：b_inter＝b_input+b_grow＝n+log₂(RD)^S，b_inter为梳状器和积分器的数据位宽，b_input为输入数据位宽n bit，b_grow为S级CIC滤波器数据位宽，R为插值倍数，D为延迟因子。

进一步的，所述步骤4)中，若全插入“0”值，0增益输出的数据位宽为：S*log₂(RD)-log₂(R)到S*log₂(RD)-log₂(R)+n-1位，作为数据输出。

相对于现有技术，本发明所述的一种基于CIC滤波器降低邻道功率比的方法具有以下优势：提出一种新的实现算法通过CIC插入滤波器实现上变频处理，滤除高频部分，使其只有低频部分，减少与其他信道的干扰。

为达到上述目的，本发明的技术方案是这样实现的：

一种降低邻道功率比的CIC滤波器，包括S级梳状器，S级积分器、插值模块、位宽控制包模块，所述插值模块设于S级梳状器、S级积分器之间，

所述插值模块，用于对输入的数据信号进行插值；

所述位宽控制包模块，用于计算出输出数据的数据位宽。