[发明专利]用以在FDSOI中实施后偏置的布局及布线方法

说明书

本发明提供了一种用以在完全耗尽绝缘体上硅(FDSOI)中实施后偏置(back bias)的布局及布线方法。依据本文中的一些示例实施例，该布局及布线方法包括沿第一方向布局第一多个标准连接阱单元，该标准连接阱单元通过以下方式形成：在第一金属化层中布线p‑BIAS线VPW及n‑BIAS线VNW，以及在第二金属化层中布线功率轨线及接地轨线，该VPW及该VNW延伸跨越各该功率轨线及接地轨线，其中，该第一多个标准连接阱单元的该VPW连续连接且该第一多个标准连接阱单元的该VNW连续连接。

技术领域

本发明通常涉及用以在完全耗尽绝缘体上硅(fully depleted silicon-on-insulator；FDSOI)中实施后偏置(back bias)的布局及布线方法。

背景技术

采用SOI技术实施的集成电路提供一定数量的优点。对于同等性能，此类电路通常具有较低的功耗并且还引起较低的寄生电容，从而提升开关速度。而且，采用SOI技术可避免采用块体技术的CMOS晶体管所遇到的闩锁(latch-up)现象。另外，SOI集成电路对于电离辐射的影响更不敏感并因此在此类辐射可引起操作问题的应用中(尤其在空间应用中)更加可靠。一般来说，SOI集成电路可包括SRAM存储器或逻辑门。

由于采用FDSOI技术的沟道的掺杂几乎为零(约10¹⁵cm^-3)，晶体管的沟道的掺杂水平无法显示实质的变化，从而阻止以此种方式区分阈值电压。依据通常的方法，具有不同阈值电压的晶体管通过针对这些晶体管集成不同的栅极材料来实施。不过，此类型集成电路的实际实施在技术上具有挑战性。

为了使采用FDSOI技术的不同晶体管具有不同的阈值电压，已知的方法是使用布置于薄绝缘氧化物层与硅衬底之间的偏置接地平面(也被称为“UTBOX技术”)。通过调整接地平面的掺杂及偏置，可针对不同的晶体管定义阈值电压的范围。相应地，针对各种应用可实现低阈值电压晶体管(也被称为“LVT”(通常400mV))、高阈值电压晶体管(也被称为“HVT”(通常550mV))，以及中阈值电压晶体管(通常450mV)。

已提出开发FDSOI集成电路结构，其中，有关此类型电路的任意技术开发所带来的实际问题在于：现有设计工具可能证明是不兼容的或者可能需要大量的计算开发。一般来说，集成电路的设计人员使用计算机辅助设计(computer assisted design；CAD)以制造半导体装置。实际上，大电路过于复杂，以致无法手工设计，且需要适当的计算工具，尤其是为了避免设计错误的风险。对于当前的技术节点，必须考虑许多参数以避免电路故障。

现有技术中所使用的CAD使用功能输入规格。此功能规格说明电路的期望功能，以及非功能约束(表面面积、成本、功耗等)。而且，CAD以输出计算机文件的形式提供集成电路的表示(通常采用GDSII或最近的OASIS格式)。此计算机文件定义将要被实施的集成电路的掩膜的图形，以使这些掩膜可被制造。接着，所生产的掩膜可用于光刻步骤期间半导体生产单元中的电路的生产。

CAD被分成多个步骤：在第一个步骤中，定义集成电路的设计及总体架构，以电路的功能规格开始。在很高层级建模完整系统(硬件及软件)，以就应用要求验证所选架构的性能。通常采用Verilog、VHDL、SPICE或其它语言设计集成电路的架构。

然后，执行优化步骤，其被称为平面规划(floorplanning)。此步骤需要创建芯片上的逻辑门、源及接合、输入/输出，以及微电路(复杂组件例如过程源、DSP、存储器等)的布局图。