[发明专利]一种避免栅极多晶硅刻蚀凹痕缺陷的方法有效
申请号: | 201710078923.2 | 申请日: | 2017-02-14 |
公开(公告)号: | CN106653597B | 公开(公告)日: | 2019-09-17 |
发明(设计)人: | 曹子贵 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L21/3213 | 分类号: | H01L21/3213 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 避免 栅极 多晶 刻蚀 凹痕 缺陷 方法 | ||
1.一种避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于包括:
第一步骤:在多晶硅层上形成第一硬掩膜组分层,其中第一硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的一个组成部分,而且第一硬掩膜组分层具有第一厚度;
第二步骤:在所述第一硬掩膜组分层上形成第二硬掩膜组分层,其中第二硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的另一个组成部分,而且第二硬掩膜组分层具有第二厚度,其中根据第一厚度来设置第二厚度,使得第一厚度和第二厚度的厚度之和等于预定数值。
2.根据权利要求1所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,第一硬掩膜组分层是氧化硅层,第二硬掩膜组分层是SION层。
3.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度小于20埃的情况下,将第二硬掩膜组分层的第二厚度设置为350埃。
4.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于20埃且小于30埃的情况下,将第二硬掩膜组分层的第二厚度设置为340埃。
5.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于30埃且小于40埃的情况下,将第二硬掩膜组分层的第二厚度设置为330埃。
6.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于40埃且小于50埃的情况下,将第二硬掩膜组分层的第二厚度设置为320埃。
7.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于50埃且小于60埃的情况下,将第二硬掩膜组分层的第二厚度设置为310埃。
8.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于60埃且小于70埃的情况下,将第二硬掩膜组分层的第二厚度设置为300埃。
9.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法,其特征在于,在第二步骤中,在第一硬掩膜组分层的第一厚度大于70埃且小于80埃的情况下,将第二硬掩膜组分层的第二厚度设置为290埃。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造