[发明专利]一种基于多FPGA的有源配电网实时仿真器内部接口设计方法

权利要求书

1.一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，其特征在于，包括如下步骤：

1)在1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为N个子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到所对应的FPGA中，根据子系统之间的连接关系及数据接口，确定每个FPGA工作的全双工数据传输通道个数M_k，其中k＝1,2…N，各通道发送数据个数和接收数据个数分别为和其中l_k＝1,2…M_k，以及每个FPGA的发送总数据个数和接收总数据个数

2)在每个FPGA中生成实时仿真器驱动时钟clk_sim_k、发送通道并行时钟clk_tx_p_k、发送通道串行时钟clk_tx_s_k、接收通道并行时钟clk_rx_p_k和接收通道串行时钟clk_rx_s_k，设置每个FPGA的串化系数解串系数发送数据带宽接收数据带宽和FPGA中的高速收发器与FPGA架构之间的标准数据带宽在FPGA中生成脉冲信号，对高速收发器复位，其中n_k、m_k、p_k和q_k均为整数；

3)设置仿真时刻t＝0，启动仿真；

4)仿真时间向前推进一个步长，t＝t+Δt；

5)各FPGA完成步骤4)所述步长的仿真计算；

6)将每个FPGA中，发送总数据个数为个，发送数据带宽为位的仿真数据，在FPGA架构中进行串化，得到标准数据带宽为A位的发送数据，经发送通道选择器分配到FPGA的不同发送通道，将各通道中的标准数据带宽为A位的发送数据以实时仿真器驱动时钟clk_sim_k为写时钟，写入对应的先入先出队列中，再以发送通道并行时钟clk_tx_p_k为读时钟，从先入先出队列中读出，用于实现发送数据的跨时钟域转化；其中，

所述的串化，是引入串化系数在每个FPGA中，将发送总数据个数为个，发送数据带宽为位的仿真数据写入存储器中，依次重复读取每个仿真数据S次，其中，每次截取仿真数据的第到位，其中得到串化后的标准数据带宽为A位的发送数据；

所述的发送通道选择器是由M_k个存储器构成，在每个FPGA中，生成与串化后输出的标准数据带宽为A位的发送数据相对应的写地址信号addr_tx_w_k，在实时仿真器驱动时钟clk_sim_k的每个周期内，选定采用同一发送通道发送的数据，通过写地址信号addr_tx_w_k将数据写入与所述发送通道对应的存储器中，所有数据写入存储器结束后，以实时仿真器驱动时钟clk_sim_k为读时钟，从各存储器中读取数据，实现发送数据的多路分配；

7)将从每个FPGA的先入先出队列中读出的标准数据带宽为A位的发送数据，经FPGA中的高速收发器，转换为以发送通道串行时钟clk_tx_s_k驱动的1位高速串行数据，FPGA的外部设备光电转换模块将1位高速串行数据转换为光信号，所述的光信号通过光纤进行传输；

8)每个FPGA的外部设备光电转换模块将各自接收到的光信号转换为以接收通道串行时钟clk_rx_s_k驱动的1位高速串行数据，经FPGA中的高速收发器，转换为以接收通道并行时钟clk_rx_p_k驱动的标准数据带宽为A位的接收数据；

9)将从每个FPGA的高速收发器得到的标准数据带宽为A位的接收数据，以接收通道并行时钟clk_rx_p_k为写时钟，分别写入所述FPGA中所对应的先入先出队列中，再以实时仿真器驱动时钟clk_sim_k为读时钟，从先入先出队列中读出，用于实现接收数据的跨时钟域转化，将从先入先出队列中读出的标准数据带宽为A位的接收数据，经接收通道选择器拼接为完整的待接收数据，在FPGA架构中进行解串，得到接收总数据个数为个，接收数据带宽为位的供实时仿真器使用的数据；其中，

所述的解串，是引入解串系数在每个FPGA中，将接收通道选择器输出的标准数据带宽为A位的接收数据按每个数据为一组，依次写入寄存器的第到位，其中得到解串后的接收总数据个数为个，接收数据带宽为位的接收数据；

所述的接收通道选择器是由1个存储器构成，在每个FPGA中，生成与从先入先出队列中读出的标准数据带宽为A位的接收数据对应的写地址信号其中写地址信号的末尾数值与写地址信号的首端数值连续，在实时仿真器驱动时钟clk_sim_k的每个周期内，通过写地址信号将标准数据带宽为A位的接收数据依次写入存储器中，所有接收数据写入结束后，以实时仿真器驱动时钟clk_sim_k为读时钟，从存储器中按顺序读取数据，实现接收数据的多路拼接；

10)判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；

11)判断仿真时间是否达到设定的仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。