[发明专利]一种基于多FPGA的有源配电网实时仿真器内部接口设计方法

说明书

一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括：1)将各子系统信息下载到对应FPGA中，对内部接口参数进行初始化；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各FPGA完成仿真计算；5)将每个FPGA待发送的数据进行串化和分配通道后，经高速收发器转换为高速串行数据，发送到目标FPGA；6)FPGA高速收发器接收高速串行数据并转换为并行数据，进一步完成数据的拼接和解串；7)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤3)。本发明在保证仿真器内部接口稳定性和通用性的同时，实现了仿真器内部数据通讯的正确性和高效性，为基于多FPGA的有源配电网实时仿真奠定了基础。

技术领域

本发明涉及一种有源配电网实时仿真器接口设计方法。特别是涉及一种基于多FPGA的有源配电网实时仿真器内部接口设计方法。

背景技术

随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了较大的变化。有源配电网的新特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。

有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中进行，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。

有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择。并行处理器现场可编程门阵列(FieldProgrammable Gate Array，FPGA)为高性能有源配电网实时仿真器的开发提供了一种新的思路。

FPGA是一款具有固有并行性质的可编程逻辑器件，可实现大量线程的并行处理，通过采用流水线的操作方式，极大地提高了数字信号的处理速度。同时，FPGA的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互，使多FPGA联合仿真成为可能。

针对含大量电力电子以及非线性元件的有源配电网，要实现仿真步长在几个到十几个微秒之间的实时仿真，采用多个FPGA并行运行的方式提高底层硬件的计算能力，可以满足详细建模的有源配电网实时仿真的需求。

发明内容

本发明所要解决的技术问题是，提供一种能够满足FPGA之间大量数据高速有效稳定传输的一种基于多FPGA的有源配电网实时仿真器内部接口设计方法。

本发明所采用的技术方案是：一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括如下步骤：