[发明专利]一种基于查找表的FPGA芯片逻辑单元时延建模方法和系统

权利要求书

1.一种基于查找表的FPGA芯片逻辑单元时延建模方法，其特征在于，该方法包含：

建立复杂逻辑单元的配置模型；

建立复杂逻辑单元的时序路径模型；

建立复杂逻辑单元的时序模型；

所述建立复杂逻辑单元的配置模型包含：

标记复杂逻辑单元的所有配置点为ATTRi，i的取值为1到S；

对于配置点ATTRi，可取值为VALUEij，j的取值为1到Ni，Ni为配置点ATTRi可取值的个数；ATTRi取值为VALUEij表示为ATTRi:VALUEij；

对于一个已配置的复杂逻辑单元，表示为这S个配置的集合，标记为

所述建立复杂逻辑单元的时序路径模型包含：

复杂逻辑单元的所有输入到输出的时序路径都与一个最小配置条件CONFi对应，CONFi表示为复杂逻辑单元中Mi个配置的集合，Mi小于等于S；

标记复杂逻辑单元所有的时序路径为ARCi，i取值为1到T，T为时序路径的条数，ARCi对应的最小配置条件为CONFi，表示为：

所述建立复杂逻辑单元的时序模型包含：

给定一个已配置的复杂逻辑单元，遍历所有时序路径ARCi，若ARCi的最小配置条件CONFi满足以下条件：

则将该时序路径ARCi加入这个已配置好的复杂逻辑单元的时序模型中；

遍历完之后该复杂逻辑单元的时序模型建立完成。

2.如权利要求1所述的基于查找表的FPGA芯片逻辑单元时延建模方法，其特征在于，所述复杂逻辑单元的输入到输出的时序路径包含：复杂逻辑单元输入到X/Y输出的组合路径、复杂逻辑单元输入到F5输出的组合路径、复杂逻辑单元输入到寄存器FFX的setup约束路径、和CLK到复杂逻辑单元输出的时序路径。

3.一种基于查找表的FPGA芯片逻辑单元时延建模系统，其特征在于，该系统包含：

配置模型建立模块，其建立复杂逻辑单元的配置模型；

时序路径模型建立模块，其连接配置模型建立模块输出，建立复杂逻辑单元的时序路径模型；

时序模型建立模块，其连接时序路径模型建立模块输出，建立复杂逻辑单元的时序模型；

所述的配置模型建立模块包含：

配置点标记模块，其标记复杂逻辑单元的S个配置点；

配置点取值模块，其对配置点取值；已配置的复杂逻辑单元，表示为S个配置点取值的集合，标记为

所述的时序路径模型建立模块包含：

对应模块，其将复杂逻辑单元的所有输入到输出的时序路径与最小配置条件对应；

时序路径标记模块，其标记复杂逻辑单元所有的时序路径为ARCi，ARCi对应的最小配置条件为CONFi，表示为：

所述的时序模型建立模块包含：

复杂逻辑单元给定模块，其给定一个已配置的复杂逻辑单元；

判定模块，其遍历并判定所有时序路径ARCi的最小配置条件CONFi是否满足若满足则将该时序路径ARCi加入上述给定的已配置好的复杂逻辑单元的时序模型。