[发明专利]一种基于查找表的FPGA芯片逻辑单元时延建模方法和系统

说明书

本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。

技术领域

本发明涉及电路设计技术，具体涉及一种基于查找表的FPGA芯片逻辑单元时延建模方法和系统。

背景技术

静态时序分析(STA)是FPGA设计流程中一个非常重要的模块。在电路设计实现过程中，它贯穿于逻辑综合、映射装箱、布局、布线4个功能模块，给它们提供时序信息反馈，指导这些功能模块完成关键路径的时延优化，获得满足用户时序约束的电路设计方案。在静态时序分析中，路径的时延由两部分组成：逻辑单元时延和线网时延。其中，逻辑单元时延建模的好坏直接影响着静态时序分析的效率和准确性。

FPGA芯片上的逻辑单元根据实现的功能，具有各种不同简单或者复杂的结构。简单的结构包括时钟网络或者输入输出端口上的单输入或者多输入的缓冲器等，它们具有单一的时序路径和时延值；复杂的结构包括SLICEL，SLICEM，BRAM，DSP等。单个逻辑单元可以通过配置产生不同的时序路径和时延值，比如一个SLICEL可以配置成一个简单的与门，也可以配置一条进位链，在这两个不同的配置下，SLICEL的时延模型不一样。静态时序分析的前提是需要建立统一格式的时延模型来描述并计算这些逻辑单元在不同的配置下的时延信息。

逻辑单元的时延模型旨在为FPGA芯片上不同位置不同配置的逻辑单元提供精确的时序信息。根据逻辑单元的复杂程度，时延模型分为简单单元时延模型和复杂单元时延模型。简单单元的时延表示为逻辑单元上从输入到输出的时延值。复杂单元的时延表示为其内部简单单元的组合路径的时延。

简单单元时延模型：

如图1所示，对于图中所示的反相器，输入端的上升(下降)电平会在输出端产生一个下降(上升)的电平跳变。当电平信号发生跳变到目标电平50％的阈值时，我们认为信号状态发生了改变。因此当信号从输入A传递至输出Z时，会产生如下两个时延值：

Tr：输出端的上升时延；

Tf：输出端的下降时延。

上述两个时延值的大小取决于两个因素有：输出端Z所驱动的负载电容，以及输入端A的过渡时间。一般来说，输出端的负载电容越大，输入端的过渡时间越长，那么从输入端到输出端的时延值就越大。在传统的数字电路中，由于输入端的过渡时间与输出端负载电容的组合很多，通常是通过非线性查找表进行插值的方法来计算得到芯片上不同单元实例的时延值。但是在FPGA电路中，输出端的负载电容取决于输出端所连接的MUX或者缓冲器个数，这些连接模式是固定的几组模式。因此我们可以使用线性的时延模型来表示输入端到输出端的时延值，即

Delay＝D0+D1*S+D2*C

其中D0,D1,D2是固定参数，S是输入端的过渡时间，C是输出端的负载电容。对于FPGA芯片上某一种逻辑单元来说，S的值是固定的。因此上述Delay值只取决于C，对于上述的简单反相器INV，时序信息表示为

Cell(INV){

Timing Arc:A to Z，delay value＝DELAY(C)

}

其中DELAY(C)是一个查找表，C的取值集合为FPGA芯片上该反相器所驱动的逻辑单元输入端负载电容所有可能的组合值，它可以通过对底层硬件电路仿真得到。

复杂单元的时延模型：