[发明专利]用于FINFET架构的用固态扩散源掺杂的隔离阱

说明书

沿非平面半导体鳍状物结构的一部分形成杂质源膜。所述杂质源膜可以用作杂质来源，所述杂质在从源膜扩散到所述半导体鳍状物中之后变得具有电活性。在一个实施例中，杂质源膜被设置为与设置在鳍状物的有源区与衬底之间的子鳍状物区的一部分的侧壁表面相邻，并且比所述有源区更接近所述衬底。在其它实施例中，所述杂质源膜可以提供掺杂剂的源，所述掺杂剂使所述子鳍状物区相对于所述衬底的区域被互补掺杂，以形成P/N结，所述P/N结是将有源鳍状物区与所述衬底的区域电隔离的隔离结构的至少一部分。

本申请为分案申请，其原申请是于2016年2月25日(国际申请日为2013年9月25日)向中国专利局提交的专利申请，申请号为201380079126.6，发明名称为“用于FINFET架构的用固态扩散源掺杂的隔离阱”。

技术领域

本发明的实施例总体上涉及集成电路(IC)，并且更具体而言涉及FinFET的阱杂质掺杂。

背景技术

单片IC一般包括若干晶体管，例如制造于平面衬底(例如硅晶片)之上的金属氧化物半导体场效应晶体管(MOSFET)。片上系统(SoC)架构在模拟和数字电路两者中都使用了晶体管。高速模拟和数字电路的单片集成可能存在问题，其部分原因在于数字开关可能引发衬底噪声，所述噪声可能限制模拟电路的精确度和线性度。因此，较高的衬底隔离度对于SoC性能的提高是有利的。

图1A示出了可以用于测量第一端口(端口1)与第二端口(端口2)之间的衬底隔离度的单片器件结构101的布置。一般地，将信号S₁施加到端口1，并在端口2测量对应的噪声信号S₂的强度，其中，隔离度被定义为两个信号强度的比率(S₂/S₁)。可以提供诸如保护环110的保护环结构以及诸如深阱120的阱隔离结构来提高衬底隔离度。如图所示，保护环110形成了P/N/P杂质类型区，从而确保了反向二极管包围任何噪声敏感电路(例如，模拟电路中的一个或多个晶体管)。这种保护环结构可以使隔离度提高20dB或更多。可以利用示例性深阱120进一步提高衬底隔离度，所述示例性深阱包括设置在保护环110内的p阱下方的n型区(例如，可以在其中设置n型晶体管)。如三阱工艺中经常出现的，可以使保护环110和深阱120的n型区连续，以进一步提高端口1与端口2之间的衬底隔离度。相对于单独使用保护环结构的情况，这种深阱隔离可以使隔离度提高35dB或更多。

深阱结构通常是通过离子注入来制造的，例如，对于n阱而言利用高能量磷注入。需要高能量来实现足够的阱深度，该深度可以是在衬底的顶表面下方数百纳米，尤其是如图1B中所描绘的上层有源器件硅具有非平面(例如，finFET)架构102的地方。然而，这种注入过程可能损坏上覆有源器件硅150，并且还与注入的物质浓度分布相关联，所述浓度分布可能对器件缩放造成限制。

因此，提供良好隔离度并且适于非平面器件架构的器件结构和阱掺杂技术将是有利的。

附图说明

在附图中通过示例的方式而非限制的方式对本文中所描述的材料进行例示说明。为了例示的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，如果认为合适，在附图中重复使用附图标记以指示对应或相似的元件。在附图中：

图1A是用于评估单片半导体器件的两个区域之间的隔离度水平的常规结构的截面图；

图1B是描绘用于在单片半导体器件的子鳍状物区中形成隔离阱的常规注入技术的常规结构的截面图；

图2A是根据实施例的具有finFET架构的集成微电子器件的平面图，所述finFET架构具有用于隔离阱掺杂的固态扩散源；

图2B是根据实施例的沿图2A的集成微电子器件中所描绘的B-B'平面的截面图；

图2C是根据实施例的沿图2A的集成微电子器件中所描绘的C-C'平面的截面图；