[发明专利]包括MOS晶体管的集成电路及其制造方法

权利要求书

1.一种包括FDSOI型MOS晶体管的集成电路，所述MOS晶体管包括形成在位于绝缘层(3)上的半导体层(1)的内部和顶部上的至少一个第一类型(NMOS_L)的逻辑MOS晶体管、至少一个第二类型(PMOS_L)的逻辑MOS晶体管以及至少一个所述第一类型(NMOS_A)的模拟MOS晶体管，其中：

所述逻辑晶体管(NMOS_L，PMOS_L)的栅叠层(9)依次包括栅极绝缘体层(11，13)、第一氮化钛层(15)、镧层(17)和第二氮化钛层(19)；并且

所述模拟晶体管(NMOS_A)的栅叠层(23)包括除了所述第一氮化钛层(15)以外与所述逻辑晶体管(NMOS_L，PMOS_L)的所述栅叠层(9)相同的层(11，13，17，19)。

2.如权利要求1所述的集成电路，其中，所述栅极绝缘体层(11，13)包括由介电常数大于15的绝缘材料制成的高介电常数层(13)。

3.如权利要求2所述的集成电路，其中，所述绝缘材料选自包括氧化铪、氮氧化铪和氧化锆的组。

4.如权利要求1所述的方法，其中，所述半导体层(1)的厚度在从5nm至20nm、优选地从6nm至13nm的范围内。

5.如权利要求1所述的集成电路，其中，所述晶体管(NMOS_L，PMOS_L，NMOS_A)的栅极长度小于30nm。

6.如权利要求1所述的集成电路，其中，所述镧层(17)的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内。

7.如权利要求1所述的集成电路，其中，所述第一氮化钛层(15)的厚度在从1nm至5nm、优选地从2nm至3nm的范围内。

8.一种制造集成电路的方法，所述集成电路包括具有完全相同栅叠层(9)的第一类型和第二类型(NMOS_L，PMOS_L)逻辑MOS晶体管、以及至少一个所述第一类型(NMOS_A)的模拟MOS晶体管，为了形成所述晶体管的所述栅叠层，所述方法包括以下连续步骤：

a)提供位于绝缘层(3)上的半导体层(1)；

b)形成栅极绝缘体层(11和13)；

c)形成第一氮化钛层(15)；

d)通过蚀刻将所述第一氮化钛层(15)从所述模拟MOS晶体管(NMOS_A)的位置处移除；

e)形成镧层(17)；以及

f)形成第二氮化钛层(19)。

9.如权利要求8所述的制造方法，其中，步骤b)包括在所述半导体层(1)上形成绝缘界面层(11)，接着形成由介电常数大于15的材料制成的高介电常数层(13)。

10.如权利要求9所述的制造方法，其中，所述界面层(11)的厚度小于2nm；所述高介电常数层(13)的厚度小于2nm；所述第一氮化钛层(15)的厚度在从1nm至5nm、优选地从2nm至3nm的范围内；所述镧层(17)的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内；并且所述第二氮化钛层(19)的厚度在从1nm至5nm、优选地从3.5nm至4.5nm的范围内。