[发明专利]包括MOS晶体管的集成电路及其制造方法

说明书

相关申请的交叉引用

本申请要求于2016年9月27日提交的第16/59090号法国专利申请的优先权，其内容在法律允许的最大程度上通过整体引用合并于此。

技术领域

本公开涉及一种包括MOS晶体管的集成电路并且涉及一种制造这种集成电路的方法。在此更具体地考虑MOS晶体管是FDSOI(“绝缘体上完全耗尽型半导体”)类型的情况。这种晶体管形成在位于绝缘体上的半导体层中，并且具有小于20nm或甚至小于10nm的厚度。

背景技术

在集成电路中，术语“逻辑MOS晶体管”用于表示用来实现逻辑功能的晶体管，并且术语“模拟MOS晶体管”用于表示用来实现模拟功能的晶体管。

逻辑晶体管旨在处理数字信号，或者具有与两个二进制值‘1’和‘0’相对应的高电平和低电平的逻辑信号。这种逻辑晶体管被形成，以便快速切换并消耗少量电力。逻辑N沟道MOS晶体管NMOS_L的阈值电压以及逻辑P沟道MOS晶体管PMOS_L的阈值电压通常通过为NMOS_L晶体管提供不同于PMOS_L晶体管的栅叠层来进行优化。这意味着使用许多层掩模、沉积和蚀刻步骤来形成这些不同的栅叠层。

模拟晶体管旨在处理(例如放大)模拟信号。期望模拟信号不被模拟晶体管造成变形，并且因此期望模拟晶体管的阈值电压尽可能地低。由于N沟道MOS晶体管的性能优于P沟道MOS晶体管的性能，所以在大多数情况下仅利用模拟N沟道MOS晶体管NMOS_A来实现集成电路的模拟功能。还可以采用与逻辑晶体管NMOS_L相同的方式形成这种模拟晶体管NMOS_A，这造成了各种问题，尤其使NMOS_A晶体管的阈值电压降低至尽可能低的值。

发明内容

实施例提供了至少部分地克服了现有集成电路的一些缺点的一种包括MOS晶体管的集成电路及其制造方法。

实施例提供了一种包括FDSOI型MOS晶体管的集成电路，所述FDSOI型MOS晶体管包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑MOS晶体管、至少一个第二类型的逻辑MOS晶体管以及至少一个第一类型的模拟MOS晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的栅叠层相同的层。

根据实施例，该栅极绝缘体层包括由介电常数大于15的绝缘材料制成的高介电常数层。

根据实施例，所述绝缘材料选自包括氧化铪、氮氧化铪和氧化锆的组。

根据实施例，所述半导体层的厚度在从5nm至20nm、优选地从6nm至13nm的范围内。

根据实施例，所述晶体管的栅极长度小于30nm。

根据实施例，所述镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内。

根据实施例，所述第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内。

另一个实施例提供了一种制造集成电路的方法，该集成电路包括具有完全相同栅叠层的第一类型和第二类型逻辑MOS晶体管、以及至少一个该第一类型的模拟MOS晶体管，为了形成这些晶体管的栅叠层，所述方法包括以下连续步骤：a)提供位于绝缘层上的半导体层；b)形成栅极绝缘体层；c)形成第一氮化钛层；d)通过蚀刻将该第一氮化钛层从该模拟MOS晶体管的位置处移除；e)形成镧层；以及f)形成第二氮化钛层。

根据实施例，步骤b)包括在该半导体层上形成绝缘界面层，接着形成由介电常数大于15的材料制成的高介电常数层。

根据实施例，该界面层的厚度小于2nm；该高介电常数层的厚度小于2nm；该第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内；该镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内；并且该第二氮化钛层的厚度在从1nm至5nm、优选地从3.5nm至4.5nm的范围内。

前述和其他特征和优势将结合附图在特定实施例的以下非限制性描述中详细讨论。

附图说明

图1展示了包括MOS晶体管的集成电路的实施例；并且

图2A至2D展示了制造图1中类型的集成电路的方法的实施例的连续步骤。

具体实施方式