[发明专利]射频LDMOS的PolySi薄栅结构及其制备方法

说明书

本发明是一种射频LDMOS的PolySi薄栅结构，对于亚微米栅的射频LDMOS器件，在栅氧化层表面形成自上而下的PolySi/SiO₂/PolySi三明治栅结构，经过栅自对准掺杂后，去除三明治栅结构上面PolySi/SiO₂两层，形成PolySi薄栅结构。优点:解决了纵向尺寸减小与LDMOS工艺不兼容的问题，采用三明治PolySi/SiO₂/PolySi结构满足了自对准掺杂的屏蔽厚度要求；三明治栅结构中间的薄SiO2层可作为两层PolySi间的过渡层，以及上层PolySi的自动终止层和下层PolySi的保护层；可实现LDMOS栅的横向和纵向的等比例缩小，提高器件的频率性能。

技术领域

本发明涉及的是一种射频LDMOS的PolySi薄栅结构及其制备方法,属于半导体微电子设计制造技术领域。

背景技术

在微波技术领域，射频LDMOS器件越来越广泛的应用于通讯基站、广播电视以及现代雷达系统上。为了不断提高LDMOS的频率性能，LDMOS栅的特征尺寸不断减小，从初始微米级不断降低到目前的亚微米级，工作频率从也从1GHz左右提升到目前3.8GHz。从理论上来说，栅的横向特征尺寸减小，使得器件输入电容降低，根据公式f_T=g_m/2πC_iss，输入电容C_iss越小，则截至频率f_T越高，则器件的频率性能也就越高，其中C_iss主要由栅下本征电容、栅与侧壁源场板之间的寄生电容组成。工艺制造过程实现LDMOS结构时，其栅的纵向高度有一定的尺寸要求，低于这个尺寸时会引起离子注入的杂质穿透多晶硅，无法实现自对准掺杂。例如，保持纵向尺寸0.5μm不变，栅横向尺寸从1μm减小到0.25μm，输入电容C_iss并不能减小为原来的1/4，实际上可能还不到原来的1/2。电容的非等比例减小，将严重的限制了器件频率性能的提高。

因此，必须降低栅的高度尺寸，这样才能有效减小栅与侧壁源场板之间的面积，从而减小栅侧壁寄生电容，实现输入电容C_iss最小化，有效提高LDMOS器件的频率性能。

发明内容

本发明提出的是一种射频LDMOS的PolySi薄栅结构及其制备方法,其目的旨在克服栅自对准技术对栅厚度的限制，可有效地减小栅厚度，降低栅与侧壁源场板之间的电容，提高器件的频率性能。

本发明的技术方案：射频LDMOS的PolySi薄栅结构，其特征在于，对于亚微米栅的射频LDMOS器件，在栅氧化层表面形成自上而下的PolySi/SiO₂/PolySi三明治栅结构，经过栅自对准掺杂后，去除三明治栅结构上面PolySi/SiO₂两层，形成PolySi薄栅结构。

制备射频LDMOS的PolySi薄栅结构的方法，包括如下步骤：

（1）在栅氧化层表面LPCVD淀积下层掺杂PolySi；

（2）对下层掺杂PolySi进行干氧热氧化，形成薄SiO₂层；

（3）在薄SiO₂层表面LPCVD淀积上层掺杂PolySi；

（4）光刻、ICP刻蚀上层掺杂PolySi，终止于中间层SiO₂；干法刻蚀中间层SiO₂，终止于下层掺杂PolySi；ICP刻蚀下层掺杂PolySi，终止于栅氧化层；去除光刻胶，形成PolySi/SiO₂/PolySi三明治栅结构；

（5）采用栅自对准技术，进行射频LDMOS的沟道、漂移区、源漏的常规掺杂；

（6）在栅结构和栅氧化层表面淀积SiO₂覆盖层；