[发明专利]一种测试电路及芯片

说明书

本发明实施例提供一种测试电路及芯片，涉及集成电路领域，能够在不需要PAD的情况下，在芯片中集成该测试电路并对每个待测单元的器件参数进行测试，从而在先进工艺下以很小代价换来芯片工艺问题定位能力的提升。该测试电路包括：待测电路、解码器、测试切换器、激励单元和测试单元；解码器用于接收第一信号，并对第一信号进行解析，得到寻址信号；激励单元用于接收第二信号，并根据第二信号，生成激励信号，向寻址信号指示的第一待测单元发送激励信号；第一待测单元用于响应于寻址信号，基于激励信号产生测试信号；测试切换器用于根据解码器所述寻址信号，选择第一待测单元以输出测试信号；测试单元用于对测试信号进行采样，得到测试结果。

技术领域

本发明实施例涉及集成电路领域，尤其涉及一种测试电路及芯片。

背景技术

芯片是集成电路(Integrated Circuit，IC)的载体，是计算机或者其他电子设备的重要组成部分。芯片制造的过程包括多道工序：前端、后端、测试、封装等，其中，前端指在硅片上通过刻蚀沉积等方法形成晶体管，后端主要是指对形成的晶体管进行金属连线工作。为降低芯片的制造成本，避免有质量问题的芯片出厂，厂商通常会选择在晶圆的空白位置(一般为切割道内)放置器件参数测试电路并在某些工序后利用器件参数测试电路对待测单元进行测试，以判断芯片是否能够进入下一道工序。

随着先进工艺带来的工艺波动加剧，芯片设计人员越来越希望在芯片中集成器件参数测试电路，例如，在芯片中集成有可寻址的测试单元，通过可寻址的测试单元，对芯片中的每个晶体管进行测试。然而，通过现有的测试单元对芯片中的每个晶体管进行测试时，均需要连接专用的测试点(PAD)，如此，增加了测试电路集成难度，且测试时需要使用专用的测试机台，应用不便，导致芯片的制造和测试成本较高。

发明内容

本发明实施例提供一种测试电路及芯片，能够在不需要PAD的情况下，在芯片中集成该测试电路并对每个待测单元的器件参数进行测试，从而在先进工艺下以很小代价换来芯片工艺问题定位能力的提升。

为达到上述目的，本申请采用如下技术方案：

第一方面，本发明实施例提供一种测试电路，该测试电路包括待测电路、与待测电路连接的解码器、测试切换器和激励单元，以及与测试切换器连接的测试单元，测试切换器与解码器相连，待测电路中包括至少一个待测单元；其中，解码器，用于接收第一信号，并对第一信号进行解析，得到寻址信号，寻址信号用于指示至少一个待测单元中的第一待测单元；激励单元，用于接收第二信号，并根据第二信号，生成激励信号，向寻址信号指示的第一待测单元发送激励信号，激励信号用于测试第一待测单元；第一待测单元，用于响应于寻址信号，基于激励信号产生测试信号；测试切换器，用于根据所述寻址信号，选择第一待测单元以输出测试信号；测试单元，用于对测试信号进行采样，得到测试结果。

可见，由于测试电路中包括了待测电路、解码器、测试切换器、激励单元和测试单元，解码器首先能够根据寻址信号找到第一待测单元，随后激励单元向第一待测单元发送激励信号，以测试第一待测单元，并且测试单元可以对测试切换器选择第一待测单元以输出的测试信号进行采样，实现了在不需要PAD的情况下，对每个待测单元的器件参数进行测试，从而在先进工艺下以很小代价换来芯片工艺问题定位能力的提升。与现有的测试单元对芯片中的每个晶体管进行测试时，均需要连接专用的PAD 的方法相比，降低了芯片的制造成本。

在第一方面的第一种可能的实现方式中，测试电路还包括：与测试切换器连接的校正单元，采集测试信号，并根据测试信号，生成反馈信号，反馈信号用于调整第二信号的大小。通过在测试电路中设置校正单元，控制第二信号的大小，从而保证了激励信号的大小在合理的范围内。

在第一方面的第二种可能的实现方式中，测试电路还包括：与激励单元和解码器均连接的控制器，用于产生第一信号，并向解码器发送第一信号，以及产生第二信号，并向激励单元发送第二信号。