[发明专利]一种含双通路压控振荡器的锁相环电路

说明书

一种含双通路压控振荡器的锁相环电路，其中的低通滤波器对电荷泵输出的电流脉冲进行滤波分别得到通路0控制电压信号和通路1控制电压信号，压控振荡器包含双通路，通路0电路的输入端连接低通滤波器输出的通路0控制电压信号，通路1电路的输入端连接低通滤波器输出的通路1控制电压信号，压控振荡器的输出端输出时钟信号。本发明减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。

技术领域

本发明涉及一种锁相环电路，尤其涉及一种应用于FPGA时钟管理模块的含双通路压控振荡器的锁相环电路。

背景技术

FPGA中的时钟管理模块需要PLL(锁相环)来实现频率综合的功能，如图1所示，为charge-pump型PLL(锁相环)的典型架构，PFD(鉴频鉴相器)用于对输入时钟CLKIN和反馈时钟CLKFB进行鉴频鉴相，CLKFB由压控振荡器输出时钟经过M分频得到，根据两个时钟的快慢得到UP/DOWN信号给到电荷泵CP，电荷泵将UP/DOWN电压脉冲转换成电流脉冲输出到低通滤波器LPF，经过LPF滤波得到压控振荡器VCO的控制电压信号VCTRL，该信号决定了VCO的振荡频率，将VCO输出振荡时钟进行分频得到输出时CLKOUT，由于PLL的负反馈结构，最终保证CLKIN和CLKFB频率和相位完全一致。得到其中f_OUT为输出时钟CLKOUT的频率，f_IN为输入时钟CLKIN的频率，这样就用PLL实现了频率综合的功能，得到FPGA系统所需工作频率的时钟。

现有技术通常采用如图2所示的两阶LPF结构，两阶LPF结构PLL开环传递函数为：

其中，S＝jω，ω为角频率，I_CP为CP电流，K_VCO为VCO的增益，M为反馈分频比。采用两阶LPF架构PLL来实现频率综合功能，根据式1可知该结构有3个极点，一个零点，其大致位置如下：极点零点一般情况下C₁C₂，所以使用该结构LPF的PLL零极点相对位置关系如图3所示，由于极点P₂和零点Z₀都与电阻R₁相关，对于给定的单位增益带宽W_C，所需环路相位裕度及反馈分频比M，可以算出最优的电阻R₁、电容C₁、C₂的值。

对于FPGA芯片中频率综合的应用，需要满足宽反馈分频比范围，同时在不同的反馈分频比条件下PLL环路带宽尽量不变以保证输出时钟的抖动特性。当反馈分频比变化变化范围较大时，式1中H(S)直流增益变化较大，当电容C1、C2值确定后，通过调节R1，可以极点P₂和零点Z₀变化以满足环路稳定性的要求，但很难实现在满足环路稳定性的同时再满足PLL环路带宽基本不变。

发明内容

本发明提供一种含双通路压控振荡器的锁相环电路，减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。

为了达到上述目的，本发明提供一种含双通路压控振荡器的锁相环电路，包含：

鉴频鉴相器PFD，其输入端分别输入时钟信号CLKIN和反馈时钟信号CLKFB，其输出端输出UP信号和DOWN信号，鉴频鉴相器PFD根据时钟信号CLKIN和反馈时钟信号CLKFB的快慢得到UP信号和DOWN信号输出给电荷泵CP；

电荷泵CP，其输入端连接鉴频鉴相器PFD的输出端，其输出端输出电流脉冲，电荷泵CP将UP信号和DOWN信号的电压脉冲转换为电流脉冲输出给低通滤波器LPF；

低通滤波器LPF，其输入端连接电荷泵CP的输出端，其输出端输出通路0控制电压信号vctrl0和通路1控制电压信号vctrl1，低通滤波器LPF对电荷泵CP输出的电流脉冲进行滤波分别得到通路0控制电压信号vctrl0和通路1控制电压信号vctrl1；