[发明专利]半导体装置及存储器系统

说明书

本发明的实施方式提供能够缩短校正动作所需的时间的半导体装置及存储器系统。一实施方式的半导体装置具备第一芯片及第二芯片。所述第一芯片包含含有第一输出端的第一电路。所述第二芯片包含含有第二输出端的第二电路，在所述第二输出端经由第一信号线而与所述第一输出端电连接。当所述第一芯片及所述第二芯片接收到第一指令时，所述第二电路经由所述第一信号线，根据所述第一芯片的所述第一输出端的输出阻抗，而通过第一校正动作对所述第二芯片的所述第二输出端的输出阻抗进行校正。

[相关申请案]

本申请案享有以日本专利申请案2016-178546号(申请日：2016年9月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体装置及存储器系统。

背景技术

已知有如下存储器系统，其具备：NAND(与非)型闪速存储器，作为半导体装置；及控制器，控制该NAND型闪速存储器。

发明内容

本发明的实施方式提供能够缩短校正动作所需的时间的半导体装置及存储器系统。

实施方式的半导体装置具备第一芯片及第二芯片。所述第一芯片包含含有第一输出端的第一电路。所述第二芯片包含含有第二输出端的第二电路，在所述第二输出端经由第一信号线而与所述第一输出端电连接。当所述第一芯片及所述第二芯片接收到第一指令时，所述第二电路经由所述第一信号线，根据所述第一芯片的所述第一输出端的输出阻抗，而通过第一校正动作对所述第二芯片的所述第二输出端的输出阻抗进行校正。

附图说明

图1是用以说明第一实施方式的存储器系统的构成的方块图。

图2是用以说明第一实施方式的半导体装置的构成的方块图。

图3是用以说明第一实施方式的半导体装置的ZQ校正电路的构成的方块图。

图4是用以说明第一实施方式的半导体装置的ZQ校正电路的第一复制缓冲器电路的构成的电路图。

图5是用以说明第一实施方式的半导体装置的ZQ校正电路的第二复制缓冲器电路的构成的电路图。

图6是用以说明第一实施方式的半导体装置的ZQ校正电路的第三复制缓冲器电路的构成的电路图。

图7是用以说明第一实施方式的半导体装置的接口电路及输入输出垫的连接关系的方块图。

图8是用以说明第一实施方式的半导体装置的接口电路的构成的电路图。

图9是用以说明第一实施方式的半导体装置的ZQ校正动作及芯片间校正动作的时序图。

图10是用以说明第一实施方式的半导体装置的ZQ校正动作及芯片间校正动作的流程图。

图11是用以说明第一实施方式的半导体装置的芯片间校正动作的表格。

图12是用以说明第一实施方式的半导体装置的上拉侧的芯片间校正动作的示意图。

图13是用以说明第一实施方式的半导体装置的下拉侧的芯片间校正动作的示意图。

图14是用以说明第二实施方式的半导体装置的ZQ校正动作及芯片间校正动作的时序图。

图15是用以说明第二实施方式的半导体装置的ZQ校正动作及芯片间校正动作的流程图。

图16是用以说明变化例的半导体装置的ZQ校正动作及芯片间校正动作的时序图。

具体实施方式

以下，参照图式对实施方式进行说明。另外，在以下说明中，对具有相同功能及构成的构成要素附上共通的参照符号。