[发明专利]电容及制备方法

说明书

电容及制备方法，涉及电子器件技术。本发明包括带有沟槽的衬底和设置于沟槽内的电容区，电容区包括自沟槽内表面向沟槽中心区域逐层顺次设置的扩散阻挡层、下电极、介质层和上电极，所述介质层的材料包含具有正交晶格结构的氧化铪。本发明的电容介质层获得铁电性。该铁电电容具有3D结构、与CMOS工艺兼容、大介电常数、可等比例缩小等特点。

技术领域

本发明涉及电子器件技术。

背景技术

集成铁电电容因其铁电性、压电性、抗辐射性、热释电性、电光效应等重要性质，在高速非挥发性存储器、抗辐射器件、红外探测器、下一代低功耗晶体管等领域具有非常广泛的应用，常规的铁电电容材料主要是钙钛矿结构，主要包括Pb(ZrxTi 1-x)O₃(PZT)和SrBi₂Ta₂O₉(SBT)等。但这些材料存在与传统CMOS工艺兼容性差，界面易形成SiO₂，产生退极化场导致极化稳定性差以及无法等比例缩小等问题。这些问题限制了铁电材料在新一代高密度存储器，新型晶体管中的应用。2011年德国的和J.Müller等在对氧化铪材料的研究中发现了其具有铁电性，而作为已应用于亚微米CMOS工艺的氧化铪材料，可以与CMOS工艺完美兼容，且可等比例缩小，与PZT材料对比，PZT薄膜厚度要大于100nm才能保证其非易失性，而HfO₂掺杂薄膜只需10nm左右。这就可以有效地减少FeFET器件的尺寸，从而提高电路集成度，且适合未来3D器件的开发。

发明内容

本发明所要解决的技术问题是，提供一种具有大介电常数、具有铁电性的氧化铪集成铁电电容及其制备方法。

本发明解决所述技术问题采用的技术方案是，电容，包括带有沟槽的衬底和设置于沟槽内的电容区，电容区包括自沟槽内表面向沟槽中心区域逐层顺次设置的扩散阻挡层、下电极、介质层和上电极，所述介质层的材料包含具有正交晶格结构氧化铪。

电容结构包括带有沟槽的衬底和设置于沟槽内的电容区，电容区包括自沟槽内表面向沟槽中心区域逐层顺次设置的扩散阻挡层、下电极、介质层和上电极。

所述扩散阻挡层的材质包括下述材料之一或多种组合：Al₂O₃、SiON、Si₃N₄、或TiN。

所述介质层的材料包含氧化铪，或者所述介质层的材料为Zr、Si、Ir、Ag、Sr、Y、Gd或Ti掺杂的氧化铪。所述下电极通过粘附层设置于扩散阻挡层的表面，所述粘附层的材质为Ti或TiN。所述上电极通过粘附层设置于扩散阻挡层的表面，所述粘附层的材质为Ti或TiN。

本发明的电容制备方法包括下述步骤：

1)在衬底上刻蚀沟槽；

2)在扩散阻挡层上制备下电极和粘附层，粘附层设置于下电极和扩散阻挡层之间；

3)在下电极的表面沉积介质层，所述介质层的材料包含氧化铪；

4)在介质层表面设置上电极；

5)在上电极设置完成后的沟槽内填充入填充材料；所述填充材料的热膨胀系数大于1.5*10^-5/℃。

6)在沟槽上方覆盖一层表面介质层，所述表面介质层的材料为二氧化硅或氮化硅；

7)在表面介质层上方设置挡光层，所述挡光层在填充材料上方区域设置有透光窗口；

8)加热；

9)去除挡光层、表面介质层和填充材料；

10)退火。

所述步骤5)中，填充材料为有机玻璃、PSO、PFA、聚酰亚胺、PVDF、PE或Zn。