[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，半导体衬底包括NMOS器件区和PMOS器件区，在NMOS器件区和PMOS器件区的半导体衬底上均形成有栅极沟槽；在栅极沟槽的底部和侧壁上形成高k介电层；在NMOS器件区内的高k介电层的表面上形成保护层；在含氧气氛下进行退火处理，以在PMOS器件区的半导体衬底和高k介电层之间形成界面层；去除保护层。本发明的方法，在PMOS器件区的栅极沟槽底部形成界面层，高k介电层可以保护界面层使其不被暴露在空气中，显著改善界面层的质量，在NMOS器件区形成有保护层，在NMOS器件区不易形成界面层并且界面态很小，因此本发明的方法改善了器件的可靠性，提高了器件的性能和良率。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

对于更小纳米技术工艺节点，例如7nm及其以下纳米技术工艺节点，PMOS器件可以使用Ge沟道，而NMOS器件可以使用III-V族化合物半导体(例如InGaAs)作为沟道，以提高载流子迁移率。，正偏压温度不稳定性(Positive Bias Temperature Instability，简称PBTI)等造成负面影响。

对于III-V族化合物半导体和Ge沟道FinFET器件，界面层(IL)的质量对于负偏压温度不稳定性(Negative Bias Temperature Instability，简称NBTI)是相当重要的，但是如何形成高质量的IL是III-V族化合物半导体和Ge沟道器件面临的一大挑战。对于III-V族化合物半导体，对其进行氧化形成的氧化物的性能差，由于在氧化步骤期间会形成许多陷阱态(trap states)，因此不需要在III-V族化合物半导体沟道器件形成IL层。而对于Ge沟道的PMOS，高质量的IL层对于NBTI是相当重要的。

因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括NMOS器件区和PMOS器件区，在所述NMOS器件区和所述PMOS器件区的所述半导体衬底上均形成有栅极沟槽；

在所述栅极沟槽的底部和侧壁上形成高k介电层；

在所述NMOS器件区内的所述高k介电层的表面上形成保护层；

在含氧气氛下进行退火处理，以在所述PMOS器件区的所述半导体衬底和所述高k介电层之间形成界面层；

去除所述保护层。

进一步，在所述NMOS器件区内的栅极沟槽下方的沟道材料包括III-V族化合物半导体，所述PMOS器件区内的栅极沟槽下方的沟道材料包括元素半导体。

进一步，所述III-V族化合物半导体为InGaAs，所述元素半导体为Ge。

进一步，所述退火处理的温度范围为950℃～1050℃。

进一步，所述含氧气氛包括ISSG、N₂O、NO、O₂和O₃中的至少一种。

进一步，所述保护层的材料包括无定形硅或者无定形锗。