[发明专利]半导体装置及半导体装置的制造方法

说明书

本发明是能抑制可靠性的降低的半导体装置及其制造方法。半导体装置包含具备绝缘层的第1衬底、具备第4至第6导电性焊垫的第2衬底、将第1、第4导电性焊垫间电连接的第1凸块、将第2、第5导电性焊垫间电连接的第2凸块、及将第3、第6导电性焊垫间电连接的第3凸块；所述绝缘层具有：第1开口部，使第1导电性焊垫的至少一部分露出且第1导电性焊垫的露出面积具有第1面积；第2开口部，使第2导电性焊垫的至少一部分露出且第2导电性焊垫的露出面积具有第2面积，所述第2面积是与第1面积不同的值；及第3开口部，使第3导电性焊垫的至少一部分露出且第3导电性焊垫的露出面积具有第3面积，所述第3面积是第1面积与第2面积之间的值。

[相关申请]

本申请享受以日本专利申请2016-52937号(申请日：2015年3月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置及半导体装置的制造方法。

背景技术

近年来，随着通讯技术及信息处理技术的发达，有将半导体装置小型化及高速化的要求。为了应对此要求，在半导体装置中，正在进行如下半导体封装体的开发，该半导体封装体是通过使多个半导体芯片积层而形成的三维封装，缩短零件间的配线长度使之与动作频率的增大相对应，且目的在于提高封装面积效率。

在三维封装构造的半导体装置的制造中，进行经由焊料球等凸块将半导体芯片接合在封装衬底或半导体芯片上的倒装焊接，并通过底部填充树脂将封装衬底或半导体衬底与其他半导体芯片之间密封。

在三维封装构造的半导体装置中，半导体芯片由于小型化、薄型化而非常薄，容易变形。因此，容易发生半导体芯片的翘曲。若发生半导体芯片的翘曲，则存在产生在封装衬底或半导体芯片与其他半导体芯片之间未被连接的凸块而产生连接不良的情况。如此，在三维封装构造的半导体装置中，存在由于半导体芯片的翘曲而导致的可靠性降低的问题。

发明内容

实施方式提供一种能够抑制可靠性的降低的半导体装置及其制造方法。

实施方式的半导体装置具备：第1衬底，具备第1至第3导电性焊垫、及绝缘层；所述绝缘层具有：第1开口部，使第1导电性焊垫的至少一部分露出且所露出的第1导电性焊垫的露出面积具有第1面积；第2开口部，使第2导电性焊垫的至少一部分露出且所露出的第2导电性焊垫的露出面积具有第2面积，所述第2面积是与第1面积不同的值；及第3开口部，使第3导电性焊垫的至少一部分露出且所露出的第3导电性焊垫的露出面积具有第3面积，所述第3面积是第1面积与第2面积之间的值；第2衬底，以与第1衬底对向的方式设置，且具备重叠于第1导电性焊垫的第4导电性焊垫、重叠于第2导电性焊垫的第5导电性焊垫、及重叠于第3导电性焊垫的第6导电性焊垫；第1凸块，将第1导电性焊垫与第4导电性焊垫之间电连接；第2凸块，将第2导电性焊垫与第5导电性焊垫之间电连接；以及第3凸块，将第3导电性焊垫与第6导电性焊垫之间电连接。第2导电性焊垫比第1导电性焊垫更接近第1衬底的几何中心，第3导电性焊垫比第1导电性焊垫更接近第1衬底的几何中心且比第2导电性焊垫更远离第1衬底的几何中心。

附图说明

图1是用来说明半导体装置的制造方法例的剖视示意图。

图2是表示接合步骤后的半导体装置的构造例的剖视示意图。

图3是表示半导体装置的另一构造例的剖视示意图。

图4是表示半导体装置的另一构造例的剖视示意图。

图5是表示半导体装置的构造例的俯视示意图。

图6是表示半导体装置的构造例的剖视示意图。

图7是表示连接部的一部分的构造例的剖视示意图，所述连接部是配线衬底与芯片积体层之间的连接部。

具体实施方式