[发明专利]时钟校正装置及时钟校正方法

说明书

本发明提供的时钟校正装置并行或并列地进行输入时钟的偏斜调整和占空比校正。该时钟校正装置具备：校正电路，其通过模拟控制来进行输入时钟的偏斜调整，并且接收占空比控制信号，通过数字控制来进行所述输入时钟的占空比校正，所述模拟控制使用基于输出时钟与参考时钟之间的相位差的偏斜调整信号；偏斜检测电路，其接收所述输出时钟和所述参考时钟，并在仅所述参考时钟处于预定的状态时，输出成为所述预定的状态的检测信号；积分电路，其对所述检测信号进行积分而生成第一电压信号；以及比较器，其通过对所述第一电压信号和第一参考信号进行比较来生成所述偏斜调整信号。

技术领域

本发明涉及一种时钟校正装置及时钟校正方法，尤其是涉及用于调整多相时钟的偏斜和占空比的时钟校正装置及时钟校正方法。

背景技术

近年，在无源光纤网络(Passive Optical Network，PON)和/或时序控制器等通信领域中的通信数据量持续增长。因此，对于该领域中所使用的半导体集成电路要求更高的速度。在这种半导体集成电路中，虽然与单相时钟相比，多相时钟有时会发生时钟偏斜(是指时钟到达半导体集成电路的各节点的时间的偏差。也可称为时序偏斜。以下称为“偏斜”)，但是由于单相时钟难以高速化及分配，因此，通过降低频率而进行多相化来使时钟的变化时序高速化的方法得到广泛使用。

作为使用多相时钟的半导体集成电路，典型的有利用发送装置生成4相等多相时钟，并利用时钟分配电路(CLK Distribution)将该生成的多相时钟分配到各个接收装置的半导体集成电路。

在此，多相时钟所包含的时钟之间的相位存在因在各个接收装置等中使用的元件的不匹配、和/或该多相时钟分配时的带宽不足而产生偏差的情况。尤其是，在利用时钟分配电路将高速的多相时钟分配到各个接收装置时，难以避免时钟之间发生相位偏差。

此外，在多相时钟所包含的时钟之间产生有相位偏差的状态下，输入到进行相位插值的相位插值电路(Phase Interpolator)时，抖动容限会恶化。这是由于在相位插值电路中，多相时钟所包含的时钟之间的相位偏差相当于抖动。在PON等对抖动规格要求严格的领域中，上述的抖动容限的恶化将成为大问题。

基于以上说明，可以说重要的是一般被称为偏斜调整的对多相时钟的相位偏差进行校正。

另外，在上述的半导体集成电路中，还需要多相时钟所包含的各个时钟的占空比是正确的。这是由于在占空比不合适的情况下，会影响到半导体集成电路的动作。因此，除了上述的偏斜调整以外，进行占空比校正也是重要的。

下述专利文献1公开了一种时钟生成电路，该时钟生成电路具备：偏斜调整电路，其接收第一时钟并生成经偏斜调整的第二时钟；以及延迟锁相环(Delay Locked Loop，DLL)电路，其接收第二时钟而生成时钟延迟时间被锁定的多相时钟。

此外，下述专利文献2公开了一种进行多相时钟的偏斜调整、占空比校正等的时钟调整电路。在上述时钟调整电路中，通过数字校正来进行偏斜调整、占空比校正等。

现有技术文献

专利文献

专利文献1：日本特开2009-44579号公报

专利文献2：国际公开第2008/032701号公报

发明内容

技术问题

上述的专利文献1所公开的时钟生成电路具有偏斜调整电路。然而，由于该偏斜调整电路是在生成多相时钟时进行偏斜调整，因此通过上述时钟生成电路无法校正在多相时钟之间产生的相位偏差。另外，上述时钟生成电路不具有占空比校正功能，因此无法进行占空比校正。

此外，上述的专利文献2所公开的时钟调整电路，虽然能够除了偏斜调整以外，还进行占空比校正，然而，由于偏斜调整和占空比校正都是数字式地进行处理，因此存在偏斜调整后进行占空比校正时，再次产生相位偏差的问题。