[发明专利]D触发器和异步逐次逼近型模数转换器

权利要求书

1.一种D触发器，其特征在于，包括复位端f、时钟端CK、信号输入端D、信号输出端Q和锁存完成端F，其中所述D触发器在复位端f有效、时钟端CK无效时进行复位，在退出复位状态后，时钟端CK出现第一次有效时，对所述信号输入端D输入的信号进行锁存，以使信号输出端Q输出的信号始终保持与所述锁存的信号相同，直至所述D触发器再次进行复位；所述锁存完成端F在信号输入端D输入的信号锁存完成后，延时输出锁存完成信号；

所述D触发器包括时钟复位电路、锁存完成信号输出电路和信号输出电路，所述时钟复位电路的第一输入端连接复位端f，第二输入端连接时钟端CK，第一输出端连接所述锁存完成信号输出电路的输入端，第二输出端连接所述信号输出电路的第一输入端，所述锁存完成信号输出电路的输出端连接锁存完成端F，所述锁存完成信号输出电路还设有反相端，所述信号输出电路的第二输入端连接信号输入端D，输出端连接信号输出端Q，第一控制端连接所述锁存完成信号输出电路的输入端，第二控制端连接所述锁存完成信号输出电路的反相端。

2.根据权利要求1所述的D触发器，其特征在于，所述时钟复位电路包括第一PMOS管、第二PMOS管、第三PMOS管和NMOS管，所述第一PMOS管的源极连接其衬底并连接电源VDD，栅极连接复位端f，漏极连接第二PMOS管的源极，所述第二PMOS管的栅极连接时钟端CK，衬底连接电源VDD，漏极连接NMOS管的漏极，所述NMOS管的栅极连接时钟端CK，源极接地并连接其衬底，所述NMOS管的漏极还连接所述锁存完成信号输出电路的输入端；

所述第三PMOS管的源极连接其衬底并连接电源VDD，栅极连接复位端f，漏极连接所述信号输出电路的第一输入端。

3.根据权利要求1所述的D触发器，其特征在于，所述锁存完成信号输出电路包括第一反相器和延时器，所述第一反相器的输入端连接所述时钟复位电路的第一输出端，输出端连接所述延时器的输入端，所述延时器的输出端连接锁存完成端F，所述第一反相器的输入端还连接所述信号输出电路的第一控制端，输出端还连接所述信号输出电路的第二控制端。

4.根据权利要求1所述的D触发器，其特征在于，所述信号输出电路包括第一开关、第二开关、第三开关、第二反相器、第三反相器和第四反相器，所述第一开关的一端连接信号输入端D，另一端连接第二反相器的输入端，所述第二反相器的输出端连接第二开关的一端和第三反相器的输入端，第二开关的另一端连接第四反相器的输入端，所述第三反相器的输出端连接第三开关的一端，所述第三开关的另一端连接所述第二反相器的输入端，所述第四反相器的输入端连接所述时钟复位电路的第二输出端，输出端连接信号输出端Q；

所述第一开关、第二开关和第三开关的控制端对应连接所述锁存完成信号输出电路的第一端和第二端，所述第二开关和第三开关的通断状态相同，且与所述第一开关的通断状态不同。

5.一种异步逐次逼近型模数转换器，包括数模转换器、比较器、逻辑开关控制器和高速异步逻辑电路，所述数模转换器用于在输入端通过采样开关获取第一模拟信号，并根据所述逻辑开关控制器提供的电容控制信号产生逐次逼近的第二模拟信号；所述比较器用于将所述获取的第一模拟信号和第二模拟信号进行比较，生成比较结果信号和比较完成信号；所述高速异步逻辑电路用于根据所述比较结果信号和所述比较完成信号，生成数字输出信号和使能信号；所述逻辑开关控制器用于根据所述数字输出信号生成电容控制信号；所述比较器在接收到所述使能信号后将所述第一模拟信号和第二模拟信号进行比较，其特征在于：

所述高速异步逻辑电路包括多个权利要求1至4中任意一项所述的D触发器，所述D触发器的复位端f用于输入复位信号，信号输入端D用于输入所述比较结果信号，时钟端CK用于接收上一D触发器锁存完成端F延时输出的锁存完成信号，其中第一个D触发器的时钟端CK用于输入所述比较完成信号；最后一个D触发器的锁存完成端F连接或非门的第一端，所述或非门的第二端输入所述比较完成信号，并输出所述使能信号。