[发明专利]D触发器和异步逐次逼近型模数转换器

说明书

本发明提供一种D触发器和异步逐次逼近型模数转换器，该D触发器，包括复位端f、时钟端CK、信号输入端D和信号输出端Q，其中D触发器在复位端f有效、时钟端CK无效时进行复位，在退出复位状态后，时钟端CK出现第一次有效时，对信号输入端D输入的信号进行锁存，以使信号输出端Q输出的信号始终保持与锁存的信号相同，直至D触发器再次进行复位。本发明中异步逐次逼近型模数转换器通过采用本发明所述的D触发器，可以降低逻辑开关控制器的设计难度，节约芯片的面积，提高逐次逼近型模数转换器的转换速率，避免出现电容建立不稳定的问题。

技术领域

本发明属于模数混合集成电路技术领域，具体涉及一种D触发器和异步逐次逼近型模数转换器。

背景技术

随着无线传感网络、便携式设备、可穿戴医疗监控设备等系统的发展，高效能、低功耗模数转换器的需求越来越大。逐次逼近型模数转换器因其结构简单、功耗低、数字化程度高等优点，已被广泛应用于低功耗领域。然而传统的逐次逼近型模数转换器因其逐次逼近寄存器由D触发器串联工作，因此造成的延迟时间压缩了电荷再分配型数模转换器的建立时间，影响了模数转换器的整体性能，使得进一步提高传统逐次逼近型模数转换器变得困难。

目前，传统的逐次逼近型模数转换器的结构框图如图1所示。其逐次逼近移位寄存器主要由两排D触发器串联组成，第一排的D触发器DFF1用于实现相位移动功能，第二排D触发器DFF2用于锁存数字输出信号。D触发器DFF1的r端为复位端，当r端电压为高电平，信号输出端Q电压置位成低电平；当r端电压为低电平，所述D触发器DFF1时钟端CK在接收到上升沿时，将信号输入端D的电平锁存到信号输出端Q。D触发器DFF2的r端为复位端，当r端电压为高电平，信号输出端Q电压置位成低电平；当r端电压为低电平，所述D触发器DFF2时钟端CK在接收到上升沿时，同样将信号输入端D的电平锁存到输出端Q。第一排D触发器DFF1的输出端与第二排D触发器DFF2的时钟端相连。

图2为传统逐次逼近型模数转换器整体时序图。当采样信号Cks为高电平时，输入信号Vin和Vip被采样到电容型数模转换器。同时，第一排D触发器DFF1复位，信号输出端Q依次产生的相位移动信号clkN至clk1变为低电平；第二排D触发器DFF2复位，信号输出端Q产生的数字输出信号D_N至D₁变为低电平。采样信号Cks变为低电平，采样结束，同时，所有D触发器退出复位状态。此时，或非门NOR的三个输入全为低电平，其输出端输出的使能信号EN_Comp变为高电平，比较器在接收到高电平的使能信号EN_Comp后，开始第一次比较。所述比较器完成第一次比较后，比较完成信号Rdy由低电平变为高电平，相位移动信号clkN由低电平变成高电平。相位移动信号clkN上升沿将D触发器DFF2输入端的比较结果Op锁存到输出端为数字输出结果D_N。比较完成信号Rdy变为高电平后，比较器使能信号EN_Comp变为低电平，比较器复位，比较完成信号Rdy重新变低电平。在比较器使能信号EN_Comp重新变为低电平前，数字输出结果D_N至D₁控制逻辑开关控制器产生电容控制信号，使电容再分配型数模转换器根据电容控制信号，产生逐次逼近模拟信号用于第二次比较。按此规律进行N次后，第二排D触发器DFF2锁存输出数字输出信号D_N至D₁。相位移动信号clk1由低电平变为高电平，所述比较器进入复位状态并一直保持。当采样信号Cks再一次变为高电平，开始下一次转换。

由上分析，传统逐次逼近型模数转换器单个比较周期的示意图如图3所示。

其环路时间为：

T_loop＝T_comp+T_nand+T_dff1+T_dff2+T_switch+T_DAC (1)