[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在核心区的第一器件区的半导体衬底上设置有第一鳍片，在输入输出区的半导体衬底上设置有第二鳍片，在半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构；去除伪栅极结构位于所述核心区的部分，以形成凹槽；在凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；进行退火，以使第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；去除输入输出区内的伪栅极材料层；去除第一材料层。本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且掺杂少量的掺杂杂质，器件的载流子迁移率更高。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

目前阈值电压(Vt)对于FINFET来说是一个非常大的挑战，在FinFET器件制备过程中通常需要进行阈值电压离子注入以调节FinFET器件的阈值电压，然而在阈值电压离子注入之后，较高的热预算，例如掺杂杂质峰值退火(spike anneal)、流体化学气相沉积(FCVD)退火、轻掺杂漏区(LDD)的峰值退火、源/漏(S/D)峰值退火等将导致阈值电压离子注入后的许多掺杂杂质损失到STI内或向外扩散，这将降低阈值电压掺杂杂质的灵敏度(sensitivity)，因此为了达到阈值电压VT的目标值，需要掺杂更多的掺杂杂质，这将导致晶格损伤和载流子迁移率降低，进而影响器件性能。其中一种解决上述问题的方法是减少热预算，但这将带来可靠性问题，因此这种方法不是理想的解决方法。

对于包括核心区(CORE)和输入输出区(IO)的器件来说，往往在核心区和输出输入区分别执行热氧化和双栅工艺等形成各自的栅极氧化层，而阈值电压离子注入的灵敏度(sensitivity)还受到输入输出区的氧化工艺的影响，氧化物(例如原位水蒸气氧化形成的氧化物(ISSG oxide))厚度的基线(Base line)为30埃时，低阈值电压(LVT)器件的阈值电压约为90mV，其高于超低阈值电压(ULVT)器件的阈值电压，这样才符合目标值，一旦氧化物的厚度大于30埃，例如35埃或者38埃，则无法实现LVT器件比ULVT器件更高的约90mV的阈值电压，并且通过高温形成氧化物的过程降低了ULVT的阈值电压和LVT的阈值电压之间的差值ΔVt(delta-Vt)，使得阈值电压失配，另外通常在IO区形成氧化物界面层(或介电层)时需要更高的热预算，高的热预算对阈值电压离子注入的灵敏度造成负面影响。

为了解决上述问题，必须增加掺杂杂质的灵敏度，因此可以用较少的掺杂杂质获得更高的阈值电压，并得到更高的载流子迁移率是比较理想的效果。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：