[发明专利]一种处理器内核结构在审
申请号: | 201710189831.1 | 申请日: | 2017-03-27 |
公开(公告)号: | CN108664272A | 公开(公告)日: | 2018-10-16 |
发明(设计)人: | 丁晓兵;朱少华;丁丁 | 申请(专利权)人: | 上海芯旺微电子技术有限公司 |
主分类号: | G06F9/305 | 分类号: | G06F9/305;G06F9/38;G06F9/30 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 张振军;吴敏 |
地址: | 201203 上海市浦东新*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 通用寄存器 累加器 第一数据 总线 处理器内核 数据总线组 逻辑运算单元 数量相等 输入端 | ||
1.一种处理器内核结构,其特征在于,包括:数据总线组、至少一个累加器、以及逻辑运算单元;
每个所述累加器均包括至少两个第一通用寄存器,每一所述第一通用寄存器的位数相同;
所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端;
其中,所述数据总线组包括多个第一数据总线,所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等,每个所述第一数据总线的位数与所述第一通用寄存器的位数相同,所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。
2.根据权利要求1所述的处理器内核结构,其特征在于,所述逻辑运算单元适于通过所述数据总线组读取所述累加器的数据。
3.根据权利要求1所述的处理器内核结构,其特征在于,所述逻辑运算单元适于通过所述第一数据总线读取所述累加器中与所述第一数据总线连接的所述第一通用寄存器的数据。
4.根据权利要求1所述的处理器内核结构,其特征在于,所述数据总线组的数量为至少两个。
5.根据权利要求4所述的处理器内核结构,其特征在于,所述逻辑运算单元适于响应于一条指令的指示,通过所述数据总线组读取至少两个累加器的数据并进行运算。
6.根据权利要求1所述的处理器内核结构,其特征在于,所述逻辑运算单元的输出端连接至所述至少一个累加器。
7.根据权利要求6所述的处理器内核结构,其特征在于,所述逻辑运算单元适于将运算结果写入所述累加器或写入所述累加器中包括的所述第一通用寄存器。
8.根据权利要求1所述的处理器内核结构,其特征在于,还包括:乘加单元,所述乘加单元的输入端连接至所述数据总线组中的至少部分所述第一数据总线,所述乘加单元的输出端连接至所述逻辑运算单元。
9.根据权利要求8所述的处理器内核结构,其特征在于,还包括:通用寄存器组,所述通用寄存器组包括多个第二通用寄存器;所述通用寄存器组通过第二数据总线连接至所述乘加单元。
10.根据权利要求9所述的处理器内核结构,其特征在于,所述逻辑运算单元的输出端连接至所述通用寄存器组中的所述第二通用寄存器。
11.根据权利要求1至10任一项所述的处理器内核结构,其特征在于,所述处理器内核结构为DSC内核结构。
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