[发明专利]一种处理器内核结构

说明书

本发明提供一种处理器内核结构，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。本发明中的处理器内核结构的效率更高。

技术领域

本发明涉及集成电路领域，尤其涉及一种处理器内核结构。

背景技术

在现有的处理器内核结构中，累加器通常为专用寄存器，处理器内核结构通常包括专用的累加器和通用寄存器组。

但是，随着技术的发展，对于大数据长度处理和执行的效率提高需求也来越大，现有的处理器内核结构的效率有待提升。

发明内容

本发明解决的技术问题是提升处理器内核结构的效率。

为解决上述技术问题，本发明实施例提供一种处理器内核结构，包括：一种处理器内核结构，其特征在于，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。

可选的，所述逻辑运算单元适于通过所述数据总线组读取所述累加器的数据。

可选的，所述逻辑运算单元适于通过所述第一数据总线读取所述累加器中与所述第一数据总线连接的所述第一通用寄存器的数据。

可选的，所述数据总线组的数量为至少两个。

可选的，所述逻辑运算单元适于响应于一条指令的指示，通过所述数据总线组读取至少两个累加器的数据并进行运算。

可选的，所述逻辑运算单元的输出端连接至所述至少一个累加器。

可选的，所述逻辑运算单元适于将运算结果写入所述累加器或写入所述累加器中包括的所述第一通用寄存器。

可选的，所述处理器内核结构还包括：乘加单元，所述乘加单元的输入端连接至所述数据总线组中的至少部分所述第一数据总线，所述乘加单元的输出端连接至所述逻辑运算单元。

可选的，所述处理器内核结构还包括：通用寄存器组，所述通用寄存器组包括多个第二通用寄存器；所述通用寄存器组通过第二数据总线连接至所述乘加单元。

可选的，所述处理器内核结构还包括：所述逻辑运算单元的输出端连接至所述通用寄存器组中的所述第二通用寄存器。

可选的，所述处理器内核结构还包括：所述处理器内核结构为DSC内核结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：