[发明专利]一种FPGA并行阵列模块及其计算方法

权利要求书

1.一种FPGA并行阵列模块，其连接至上位机，其特征在于，其包括依次设置的对外通信层、任务切分层和计算层；对外通信层、任务切分层、计算层均设有电源模块和散热模块；

对外通信层用于与上位机进行通讯，对外通信层设有ARM主控模块，ARM主控模块用于实现软件自定义功能调用；ARM主控模块用于实现Linux软件流程，其设有接口模块，对外通信层通过接口模块连接至上位机，且ARM主控模块与接口模块之间设有破解模块；破解模块用于封装组织FPGA阵列，调度FPGA资源进行密钥计算，计算出正确的密钥；

任务切分层用于对任务进行切分并均衡调度，任务切分层设有多个FPGA二级主控模块，FPGA二级主控模块用于进行复杂计算；

计算层设有多个ASIC模块，ASIC模块用于进行简单计算；每个FPGA二级主控模块连接至多个ASIC模块；

电源模块用于给ARM主控模块、FPGA二级主控模块、ASIC模块提供工作电源；散热模块用于给ARM主控模块、FPGA二级主控模块、ASIC模块散热。

2.如权利要求1所述的FPGA并行阵列模块，其特征在于，任务切分层进一步设有预设功能模块，其用于提前将复杂计算和简单计算进行设定；多个FPGA二级主控模块上设有第一计算功能识别模块，多个ASIC模块上设有第二计算功能识别模块，预设功能模块与第一计算功能识别模块、第二计算功能识别模块均连接。

3.如权利要求2所述的FPGA并行阵列模块，其特征在于，第一计算功能识别模块用于识别计算任务中的复杂计算，并将其与预设功能模块中定义的复杂计算进行比对；第二计算功能识别模块用于识别计算任务中的简单计算，并将其与预设功能模块中定义的简单计算进行比对。

4.如权利要求3所述的FPGA并行阵列模块，其特征在于，对外通信层进一步设有存储模块，存储模块用于数据存储。

5.如权利要求1-4中任一项所述的FPGA并行阵列模块，其特征在于，接口模块采用TCP/IP接口方式分别连接至上位机和ARM主控模块。

6.如权利要求5所述的FPGA并行阵列模块，其特征在于，FPGA二级主控模块设有十个、二十个、四十个或八十个。

7.如权利要求6所述的FPGA并行阵列模块，其特征在于，每个FPGA二级主控模块连接至十个ASIC模块或十二个ASIC模块。

8.如权利要求7所述的FPGA并行阵列模块，其特征在于，散热模块设有多个对称设置的散热风扇，且多个散热风扇均连接至电源模块，相对设置的两个散热风扇形成对流。

9.一种如权利要求1-8中任一项所述的FPGA并行阵列模块的计算方法，其特征在于，其包括如下步骤：

(S01)上位机将计算任务通过接口模块输送至ARM主控模块；

(S02)ARM主控模块针对计算任务，进行软件自定义功能调用后，将计算任务输送至多个FPGA二级主控模块；

(S03)多个FPGA二级主控模块对计算任务进行切分，均衡完成其中的复杂计算，将简单计算输送至多个ASIC模块，同时将计算结果反馈至ARM主控模块；

(S04)ASIC模块完成简单计算，并将计算结果反馈至ARM主控模块；

(S05)ARM主控模块将步骤(S03)和步骤(S04)反馈的计算结果输送至上位机。

10.如权利要求8所述的FPGA并行阵列模块的计算方法，其特征在于，步骤(S03)中，FPGA二级主控模块判断复杂计算和简单计算的方法为：

(S31)通过预设功能模块提前将简单计算和复杂计算进行定义；

(S32)通过第一计算功能识别模块识别出计算任务中的复杂计算，并与预设功能模块中定义的复杂计算进行比对，将计算任务中与预设功能模块中定义的复杂计算相匹配的计算任务分配至多个FPGA二级主控模块，FPGA二级主控模块对该复杂计算进行计算，同时将未识别和未匹配成功的计算任务分配至多个ASIC模块；

(S33)通过第二计算功能识别模块识别步骤(S32)分配过来的计算任务，将简单计算识别出来，并将其与预设功能模块中的简单计算进行比对，将计算任务中与预设功能模块中定义的简单计算相匹配的计算任务分配至多个ASIC模块，ASIC模块对该简单计算进行计算，同时将未识别和未匹配成功的计算任务反馈至FPGA二级主控模块；

(S34)FPGA二级主控模块对步骤(S33)反馈过来的计算任务进行计算。