[发明专利]半导体存储器件和制造该半导体存储器件的方法

说明书

本发明提供了制造半导体存储器件的方法和半导体存储器件，该方法包括：制备具有单元阵列区和接触区的衬底；在衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在牺牲膜图案上的牺牲膜；以及形成两个或更多个开口，所述两个或更多个开口穿透薄膜结构以在暴露单元阵列区的下部隔离区的一部分的同时在一个方向上延伸，下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。

技术领域

实施方式涉及半导体存储器件和制造该三维半导体存储器件的方法。

背景技术

为了满足响应用户需求而对优良性能和低廉价格的要求，对半导体存储器件中更高集成度的需求已经增加。在半导体存储器件中，更高的集成度尤为重要，因为集成度是决定价格的重要因素。

发明内容

一实施方式针对一种制造半导体存储器件的方法，该方法包括：制备具有单元阵列区和接触区的衬底；在衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在牺牲膜图案上的牺牲膜；以及形成两个或更多个开口，所述两个或更多个开口穿透薄膜结构以在暴露单元阵列区的下部隔离区的一部分的同时在一个方向上延伸，下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。

该方法还包括在形成薄膜结构之后通过图案化薄膜结构而在接触区中形成具有阶梯形状的图案结构，该图案结构暴露下部隔离区。

另一实施方式针对一种半导体存储器件，该半导体存储器件包括：衬底，其具有单元阵列区和接触区；下部导电图案，其在衬底上；中间导电图案，其顺序地堆叠在下部导电图案上；上部导电图案，其在中间导电图案上；电极隔离图案，其在穿过下部导电图案、中间导电图案和上部导电图案的同时在一个方向上彼此间隔开；隔离图案，其形成在下部导电图案之间以电隔离下部导电图案，隔离图案被设置于包括在电极隔离图案之间的区域的区域中；以及半导体图案，其穿透中间导电图案以连接到单元阵列区中的衬底。

附图说明

通过参照附图详细描述示例实施方式，以上及另外的特征和优点对本领域技术人员将变得更明显，附图中：

图1是根据一示例实施方式的三维半导体存储器件的示意电路图；

图2至12是在根据第一示例实施方式的制造三维半导体存储器件的方法中的阶段；

图13和14是根据第一示例实施方式的三维半导体存储器件的不同透视图；

图15至20是在根据第二示例实施方式的制造三维半导体存储器件的方法中的阶段；

图21是根据第三示例实施方式的三维半导体存储器件的示意俯视图。

图22A至22C是根据第三示例实施方式的三维半导体存储器件的示意剖面图。

图23是根据第三示例实施方式的三维半导体存储器件的导电图案260的分解透视图。

图24是包括根据一示例实施方式的三维半导体存储器件的存储系统的示意框图；

图25是包括根据一示例实施方式的三维半导体存储器件的存储卡的示意框图；以及

图26是包括根据一示例实施方式的三维半导体存储器件的信息处理系统的示意框图。

具体实施方式

根据一示例实施方式的半导体存储器件具有三维结构。

图1是根据一示例实施方式的三维半导体存储器件的示意电路图。

参照图1，三维半导体存储器件可以包括公共源线CSL、多条位线BL0、BL1和BL2以及多个单元串CSTR。单元串CSTR可以被设置在公共源线CSL与位线BL0至BL2之间。