[发明专利]用于存储器的时序测量的本地时钟信号产生电路

说明书

本发明公开了一种用于存储器的时序测量的本地时钟信号产生电路，采用了3条独立的缓冲器串联电路，每条缓冲器串联电路分别用于提供时钟信号CLKI、CLKM和CLKO中的一个，每条缓冲器串联电路的各缓冲器的输出端仅设置一个时钟输出端。本发明能够减少各缓冲器输出端的负载，从而能减少单级缓冲器的延时，从而能提高测试精度；还能够减少电路规模，从而减少版图面积。

技术领域

本发明涉及一种半导体集成电路领域，特别是涉及一种用于存储器的时序测量的本地时钟信号产生电路。

背景技术

存储器(Memory)的主要参数为，时序(timing)和功耗(power)。Timing分为数据建立时间(setup time)、数据保持时间(hold time)和读取时间(access time)。

如图1所示，是存储器的数据建立时间的示意图；存储器的数据输入端连接数据输入信号Data，时钟输入端连接外部输入时钟信号CLKin，在外部输入时钟信号CLKin的上升沿，存储器的的输出端输出数据。存储器要实现正确输出的一个条件是数据输入信号Data必须在距离外部输入时钟信号CLKin的上升沿的一个数据建立时间之前就保持稳定，在外部输入时钟信号CLKin的上升沿之前的数据建立时间内变化的信号将不会被输出。

在图1中Setup是两根虚线之间延时，由图1可知，由图1可知，当数据输入信号Data在外部输入时钟信号CLKin的上升沿之前的超过setup时间的宽度都保持不变时，这时输出信号是正确的；而当数据输入信号Data在外部输入时钟信号CLKin的上升沿之前的Setup时间的宽度内就变化时，这时输出信号将不正确。

数据保持时间则是在外部输入时钟信号CLKin上升沿之后数据输入信号Data需要保持的最小时间。

现有技术中，测试存储器的时序通常要采用3个时钟信号，分别为连接到存储器的数据输入端的输入数据采样时钟信号(CLKI)，连接到存储器的时钟端的存储器端时钟信号(CLKM)和连接到存储器的数据输出端的输出数据采样时钟信号(CLKO)。时钟信号CLKI、CLKM和CLKO的频率相同但是位相不同，现有技术中是通过缓冲器(buffer)串联电路来提供，即现有用于存储器的时序测量的本地时钟信号产生电路是采用缓冲器串联电路结构，在每一个缓冲器的输出端都要同时提供3个时钟输出端供测试时选择。现有缓冲器串联电路的缓冲器单元间的负载(loading)过多，会使得单级缓冲器的延时大。

发明内容

本发明所要解决的技术问题是提供一种用于存储器的时序测量的本地时钟信号产生电路，能减少单级缓冲器的延时，从而能提高测试精度。

为解决上述技术问题，本发明提供的用于存储器的时序测量的本地时钟信号产生电路包括：第一缓冲器串联电路、第二缓冲器串联电路和第三缓冲器串联电路。

所述第一缓冲器串联电路由多位缓冲器串联而成，所述第一缓冲器串联电路的第一位缓冲器的输入端连接外部输入时钟信号，各所述第一缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第一延时时钟信号。

所述第二缓冲器串联电路由多位缓冲器串联而成，所述第二缓冲器串联电路的第一位缓冲器的输入端连接所述第一缓冲器串联电路的最末位缓冲器的输出端，各所述第二缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第二延时时钟信号。

所述第三缓冲器串联电路由多位缓冲器串联而成，所述第三缓冲器串联电路的第一位缓冲器的输入端连接所述第二缓冲器串联电路的最末位缓冲器的输出端，各所述第二缓冲器串联电路的各位缓冲器的输出端都设定一个时钟输出端且输出一位第三延时时钟信号。

第一数据选择电路从各位所述第一延时时钟信号中选择一位所述第一延时时钟信号作为第一本地时钟信号。

第二数据选择电路从各位所述第二延时时钟信号中选择一位所述第二延时时钟信号作为第二本地时钟信号。