[发明专利]嵌套式Q值改善电路

权利要求书

1.一种嵌套式Q值改善电路，其特征在于，包括负跨导单元和正跨导单元，所述负跨导单元和正跨导单元相互并联且连接在需要提高Q值的电路上；所述负跨导单元为交叉耦合差分对；所述正跨导单元包括第三晶体管M3、第四晶体管M4、第三电阻R3、第四电阻R4和第二电流源，第三晶体管M3的漏极和第四晶体管M4的漏极连接需要提高Q值的电路，第三晶体管M3的栅极接第三晶体管M3的漏极，第四晶体管M4的栅极连接第四晶体管M4的漏极，第三晶体管M3的源级与第四晶体管M4的源级分别通过第三电阻R3和第四电阻R4连接第二电流源I2。

2.根据权利要求1所述的嵌套式Q值改善电路，其特征在于，所述负跨导单元包括第一晶体管M1、第二晶体管M2、第一电阻R1、第二电阻R2和第一电流源I1，第一晶体管M1和第二晶体管M2的漏极连接需要提高Q值的电路，第一晶体管M1的栅极连接第二晶体管M2的漏极，第二晶体管M2的栅极连接第一晶体管M1的漏极，第一晶体管M1的源级和第二晶体管M2的源级分别通过第一电阻R1和第二电阻R2连接第一电流源I1。

3.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，第一晶体管M1和第二晶体管M2型号相同，第一电阻R1和第二电阻R2型号相同；第三晶体管M3和第四晶体管M4型号相同，第三电阻R3和第四电阻R4型号相同。

4.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为NMOS管。

5.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为PMOS管。

6.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为BJT管。

7.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，所述需要提高Q值的电路为LC谐振器或带通连续时间Σ-Δ模数转换器中的谐振器或带通滤波器或锁相环。

8.根据权利要求1或2所述的嵌套式Q值改善电路，其特征在于，所述嵌套式Q值改善电路集成在芯片中。