[发明专利]嵌套式Q值改善电路

说明书

技术领域

本发明涉及芯片设计领域，具体涉及到一种嵌套式Q值改善电路。

背景技术

LC谐振电路是高性能锁相环电路和带通连续时间Σ-Δ谐振器的基础模块。LC谐振器一个重要参数是Q值，可由3dB带宽分割出的谐振频率计算而得。越高的Q值代表更好的选频特性。Q值由电感和电容的寄生参数决定。在较低的谐振频率下(1GHz以下)，电感和电容可由具有较低的寄生参数的芯片外部分立器件组成，这些分立器件可带来较好的Q值。在1GHz以上的谐振频率条件下，LC谐振器对应的电容值和电感值很小，可以集成在芯片内部，这样可节省PCB面积以及减小PCB板与芯片内部的互联走线的寄生电感。但由于芯片的金属层以及导电衬底很薄，所以芯片内集成的螺旋电感很难做到很高的Q值，导致芯片内部集成的LC谐振器Q值通常很差，直接影响锁相环的相位噪声及带通连续时间Σ-Δ(BP-CTSD)的环路增益性能。为此工程上需要花费大量资源优化LC谐振器Q值以获得最优的折中设计。

Q值改善技术的原理见发明附图1和附图2，LC谐振器可等效为一个理想的并联LC谐振器同时并联一个寄生电阻，并联寄生电阻的能量损失导致了其较低的Q参数。如果在谐振器中再并联一个阻抗绝对值等于谐振器寄生电阻的负阻抗电阻，则正负阻抗电阻相互抵消，就可以使用有限Q值器件得到理想LC谐振器。由于Q值改善电路精确实现了具有等效负阻抗电阻的功能，可有效提高Q值。

实现Q值改善电路的最简单方法是使用如发明附图3中的一个交叉耦合差分对，差分对可由MOS或者BJT器件构成。通过简单的计算即可得出此交叉耦合差分对的差分阻抗接近–1/gm，gm是每个器件的跨导。虽然这个简单的Q值改善电路特别适用于芯片内部集成的LC谐振器，但它带来的副作用是交叉耦合差分对的额外的噪声以及非线性。在实际电路设计中，需要尽量减小这部分额外的噪声和非线性，以避免对系统指标有所影响。

在文献《An LC Bandpass delta-sigma ADC with 70dB SNDR over 20MHz Bandwidth Using CMOS DACs》中，带通连续时间Σ-Δ模数转换器(BP-CTSD ADC)中的LC谐振器的Q值改善电路是由一对源级接地的伪差分输入的交叉耦合NMOS构成。文献中声称在最佳条件下，此Q值改善电路引入的IM失真可以输出为零。但这种方法非常依赖于工艺条件，在PVT改变时效果会明显退化。因此在实际设计中这种方案很难应用。

发明内容

发明目的：为了解决现有技术中存在的问题，提高谐振器的Q值，本发明提供一种嵌套式Q值改善电路。

技术方案：一种嵌套式Q值改善电路，包括负跨导单元和正跨导单元，所述负跨导单元和正跨导单元相互并联且连接在需要提高Q值的电路上；所述负跨导单元为交叉耦合差分对；所述正跨导单元包括第三晶体管M3、第四晶体管M4、第三电阻R3、第四电阻R4和第二电流源，第三晶体管M3的漏极和第四晶体管M4的漏极连接需要提高Q值的电路，第三晶体管M3的栅极接第三晶体管M3的漏极，第四晶体管M4的栅极连接第四晶体管M4的漏极，第三晶体管M3的源级与第四晶体管M4的源级分别通过第三电阻R3和第四电阻R4连接第二电流源I2。

进一步的，所述负跨导单元包括第一晶体管M1、第二晶体管M2、第一电阻R1、第二电阻R2和第一电流源I1，第一晶体管M1和第二晶体管M2的漏极连接需要提高Q值的电路，第一晶体管M1的栅极连接第二晶体管M2的漏极，第二晶体管M2的栅极连接第一晶体管M1的漏极，第一晶体管M1的源级和第二晶体管M2的源级分别通过第一电阻R1和第二电阻R2连接第一电流源I1。

进一步的，第一晶体管M1和第二晶体管M2型号相同，第一电阻R1和第二电阻R2型号相同；第三晶体管M3和第四晶体管M4型号相同，第三电阻R3和第四电阻R4型号相同。

进一步的，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为NMOS管。

进一步的，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为PMOS管。

进一步的，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为BJT管。

进一步的，所述需要提高Q值的电路为LC谐振器或带通连续时间Σ-Δ模数转换器中的谐振器或带通滤波器或锁相环。

进一步的，所述嵌套式Q值改善电路集成在芯片中。