[发明专利]双层结构的硅电容器及其制造方法在审
申请号: | 201710208021.6 | 申请日: | 2017-03-31 |
公开(公告)号: | CN106997878A | 公开(公告)日: | 2017-08-01 |
发明(设计)人: | 陈杰;蒋大为;陈正才;高向东;王涛;杨颜宁 | 申请(专利权)人: | 无锡中微晶园电子有限公司 |
主分类号: | H01L23/64 | 分类号: | H01L23/64;B82Y40/00 |
代理公司: | 无锡市大为专利商标事务所(普通合伙)32104 | 代理人: | 曹祖良,刘海 |
地址: | 214028 江苏省无锡市*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 双层 结构 电容器 及其 制造 方法 | ||
技术领域
本发明涉及一种双层结构的硅电容器及其制造方法,尤其是一种提高硅电容器的电容量的制造方法,属于半导体技术领域。
背景技术
硅电容器是利用半导体硅材料和CMOS制造技术,在硅衬底制得的硅槽电容器。硅电容器因其体积小,稳定性好和其他诸多优点正越来越受到重视。硅电容器采用大规模CMOS集成电路制造技术在硅衬底上集成几百万个微小的纳米硅槽电容。相比于传统的电解电容器、多层陶瓷电容器、薄膜电容器、钽电容器,制造技术含量最高。
目前硅电容器在国防、通信、医疗、智能卡、汽车以及石油勘探领域都有应用。由于硅电容器工作频率可达60GHz以上和半导体产品的高可靠性,硅电容器已应用在雷达和通信领域,同时硅电容器耐温达250℃,特别适合在恶劣环境下使用,如汽车引擎盖下和石油勘探深井下等极端恶劣环境,另外硅电容器体积超小和厚度超薄,与IC垂直封装立体化,减小了印制电路板的面积。但硅电容也面临着挑战,目前硅电容器在硅衬底上集成几百万个微小的纳米硅槽电容,单层硅槽电容电容量小,电容密度普遍不高,这限制了硅电容器的应用领域,使得硅电容器只能在特殊领域应用。
发明内容
本发明的目的是克服现有技术中存在的不足,提供一种双层结构的硅电容器及其制造方法,采用纳米双层电容,提高电容密度,加大电容量。
按照本发明提供的技术方案,所述双层结构的硅电容器,包括P型衬底,其特征是:在所述P型衬底上表面形成多个硅槽,硅槽从P型衬底的上表面向下表面方向延伸;在所述P型衬底的上表面和硅槽的表面掺杂N型杂质推结形成N型导电层,作为第一层电容的内部电极,在P型衬底和硅槽的N型导电层上依次设置第一层介质层、第一层多晶、第二层介质层和第二层多晶,第一层多晶作为第一层电容和第二层电容的公共内部电极,第二层多晶作为第二层电容的内部电极;在所述第二层多晶上设置绝缘介质层,绝缘介质层覆盖住下方的第一层介质层、第一层多晶、第二层介质层和第二层多晶;在所述绝缘介质层上设置第一接触孔、第二接触孔和第三接触孔,第一接触孔的底部与N型导电层接触,第二接触孔的底部与第一层多晶接触,第三接触孔的底部与第二层多晶接触;在所述第一接触孔和第三接触孔处设置第一外电极金属,在第三接触孔处设置第二外电极金属,第一外电极金属和N型导电层和第二层多晶接触,第二外电极金属和第一层多晶接触,第一外电极金属和第二外电极金属之间由绝缘介质层相隔离。
进一步的,所述第一层介质层和第二层介质层的厚度为20nm~100nm。
进一步的,所述第一层多晶的厚度为500nm~600nm,第二层多晶的厚度为700nm~800nm。
所述双层结构的硅电容器的制造方法,其特征是,包括以下步骤:
(1)提供P型衬底,在P型衬底的上表面刻蚀出多个硅槽,硅槽从P型衬底的上表面向下表面方向延伸;
(2)在P型衬底的上表面和硅槽进行N型杂质的掺杂和推结,得到N型导电层;
(3)在P型衬底和硅槽的N型导电层表面依次生长第一层介质层、第一层多晶、第二层介质层和第二层多晶;
(4)依次刻蚀第二层多晶、第二层介质层、第一层多晶,得到与第二层介质层连接的第一种连接孔和与P型衬底连接的第二种连接孔;
(5)淀积一层绝缘介质层;
(6)对绝缘介质层进行刻蚀形成第一接触孔、第二接触孔和第三接触孔,第一接触孔位于第二种连接孔处,第二接触孔位于第一种连接孔处;所述第一接触孔的底部与N型导电层接触,第二接触孔的底部与第一层多晶接触,第三接触孔的底部与第二层多晶接触;
(7)在绝缘层介质层上进行金属溅射,得到金属层;对金属层进行光刻,保留第一接触孔、第二接触孔和第三接触孔处的第一外电极金属和第二外电极金属;所述第一外电极金属和N型导电层和第二层多晶接触,第二外电极金属和第一层多晶接触,第一外电极金属和第二外电极金属之间由绝缘介质层相隔离。
进一步的,所述步骤(1)中首先在P型衬底的上表面淀积600nm的SiO2掩膜,选择性地掩蔽和刻蚀掩膜,在P型衬底的上表面光刻和等离子刻蚀出多个硅槽,硅槽深度为30~100um,硅槽宽度为2-3um;再采用BOE全漂去除P型衬底上的SiO2掩膜。
进一步的,所述步骤(2)中通过POCl3进行N型杂质的掺杂和推结,得到N型导电层;在进行掺杂和推结的过程中会产生厚度50nm~80nm 的SiO2,采用BOE全漂去除形成的SiO2。
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