[发明专利]半导体器件、电路组件及集成电路有效
申请号: | 201710211604.4 | 申请日: | 2017-03-31 |
公开(公告)号: | CN107123640B | 公开(公告)日: | 2019-07-09 |
发明(设计)人: | 宇思洋 | 申请(专利权)人: | 深圳市环宇鼎鑫科技有限公司 |
主分类号: | H01L23/60 | 分类号: | H01L23/60;H01L23/62;H01L27/02 |
代理公司: | 深圳中一联合知识产权代理有限公司 44414 | 代理人: | 张全文 |
地址: | 518000 广东省深圳市*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 半导体器件 电路 组件 集成电路 | ||
1.一种半导体器件,其特征在于,包括:
半导体衬底;
位于所述半导体衬底中的第二导电类型的第一掺杂区和第二掺杂区,以及不同于第二导电类型的第一导电类型的第三掺杂区和第四掺杂区,其中所述第三掺杂区毗邻所述第一掺杂区并且位于所述第一掺杂区下方,所述第四掺杂区毗邻所述第二掺杂区并且位于所述第二掺杂区下方;
隔离结构,其配置成将所述第一掺杂区和所述第三掺杂区与所述第二掺杂区和所述第四掺杂区隔离;以及
第二导电类型的阱,其在所述半导体衬底中布置在所述第三掺杂区和所述第四掺杂区下方并且毗邻所述第三掺杂区和所述第四掺杂区;
还包括:
位于所述半导体衬底中的第一导电类型的第七掺杂区;其中所述半导体衬底包括第一组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区,以及第二组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区,以及其中半导体器件配置成通过将第一组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第一电极以及将第二组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第二电极,以形成由第一组的第一掺杂区、第一组的第三掺杂区、阱、第二组的第三掺杂区以及第二组的第一掺杂区依次接通构成的导通回路,由第一组的第二掺杂区、第一组的第四掺杂区、阱、第二组的第四掺杂区以及第二组的第二掺杂区依次接通构成的导通回路,以及由第一组的第七掺杂区、阱以及第二组的第七掺杂区依次接通构成的导通回路;或者
还包括:
自外向内相互环绕的第一导电类型的第五掺杂区、第二导电类型的第一掺杂区、隔离结构、第二导电类型的第二掺杂区以及第一导电类型的第六掺杂区;
位于第五掺杂区和第一掺杂区下方的第一导电类型的第三掺杂区;以及
位于第二掺杂区和第六掺杂区下方的第一导电类型的第四掺杂区。
2.根据权利要求1所述的半导体器件,其特征在于,其中所述第七掺杂区通过隔离结构与所述第一掺杂区和所述第二掺杂区相互隔离,以及与所述第三掺杂区和所述第四掺杂区相互隔离。
3.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中所述隔离结构是浅沟槽隔离结构。
4.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中所述隔离结构是二氧化硅隔离结构或场氧化隔离结构。
5.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中所述隔离结构是栅极隔离结构。
6.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中第一导电类型为p型,并且第二导电类型为n型。
7.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中半导体衬底为硅衬底并且具有第一导电类型。
8.根据权利要求1或2中任意一项所述的半导体器件,其特征在于,其中第三掺杂区和第四掺杂区是重掺杂区。
9.根据权利要求1所述的半导体器件,其特征在于,其中所述第一电极为阳极,并且所述第二电极为阴极。
10.一种电路组件,其特征在于,包含一个或多个根据权利要求1-9中任意一项所述的半导体器件。
11.一种集成电路,其特征在于,包含一个或多个根据权利要求1-9中任意一项所述的半导体器件。
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