[发明专利]解串行化电路及其操作方法

权利要求书

1.一种解串行化电路，包括：

时钟生成电路，被配置为基于第一时钟信号和控制信号生成相位时钟信号组，所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值；

第一锁存电路，被配置为基于所述相位时钟信号组和输入数据信号生成第一组数据信号；和

第二锁存电路，被配置为基于所述相位时钟信号组的第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

2.根据权利要求1所述的解串行化电路，其中，

所述输入数据信号是具有多个记录的数据序列；

所述第一组数据信号的各信号对应于所述相位时钟信号组的各相位时钟信号和所述输入数据信号的多个记录的各记录；

所述第二组数据信号的各信号对应于所述第一组数据信号的各信号；且

所述相位时钟信号组的各信号的周期大于所述输入数据信号的周期。

3.根据权利要求1所述的解串行化电路，其中，

所述第一锁存电路包括：

第一组触发器；

所述第一组触发器的各触发器具有：

第一输入端，被配置为接收所述输入数据信号；

第二输入端，被配置为接收所述相位时钟信号组的对应相位时钟信号；和

第一输出端，被配置为输出所述第一组数据信号的对应信号；且

所述第二锁存电路包括：

第二组触发器；

所述第二组触发器的各触发器对应于所述第一组触发器的各触发器；

所述第二组触发器的各触发器具有：

第三输入端，被配置为接收所述相位时钟信号组的所述第一相位时钟信号；

第四输入端，耦接至所述第一组触发器的各触发器的对应所述第一输出端；

其中，所述第二组触发器的各触发器的所述第四输入端被配置为接收所述第一组数据信号的对应信号；和

第二输出端，被配置为输出所述第二组数据信号的对应信号。

4.根据权利要求1所述的解串行化电路，其中，所述时钟生成电路包括：

分频电路，被配置为接收所述第一时钟信号并生成第一组中间相位时钟信号，所述第一组中间相位时钟信号的频率小于所述第一时钟信号的频率；

第一相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述控制信号，并生成切换信号组；和

第二相位切换电路，被配置为接收所述第一组中间相位时钟信号和所述切换信号组，并生成所述相位时钟信号组。

5.根据权利要求4所述的解串行化电路，其中，所述分频电路包括：

第一触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第一触发器的第一输入端被配置为接收所述第一时钟信号，所述第一触发器的第二输入端耦接至所述第一触发器的第二输出端，所述第一触发器的第一输出端被配置为生成第一分频时钟信号，且所述第一触发器的第二输出端被配置为生成第二分频时钟信号；

第二触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第二触发器的第一输入端耦接至所述第一触发器的第一输出端，所述

第二触发器的第一输入端被配置为接收所述第一分频时钟信号，所述第二触发器的第二输入端耦接至所述第二触发器的第二输出端，所述第二触发器的第一输出端被配置为生成第三分频时钟信号，且所述第二触发器的第二输出端被配置为生成第四分频时钟信号；和

第三触发器，具有第一输入端、第二输入端、第一输出端和第二输出端，所述第三触发器的第一输入端耦接至所述第一触发器的第二输出端，所述第三触发器的第一输入端被配置为接收所述第二分频时钟信号，所述第三触发器的第二输入端耦接至所述第三触发器的第二输出端，所述第三触发器的第一输出端被配置为生成第五分频时钟信号，且所述第三触发器的第二输出端被配置为生成第六分频时钟信号，

其中，所述第三分频时钟信号、所述第四分频时钟信号、所述第五分频时钟信号和所述第六分频时钟信号属于所述第一组中间相位时钟信号。