[发明专利]解串行化电路及其操作方法

说明书

本发明公开了一种解串行化电路，其包含时钟生成电路、第一锁存电路和第二锁存电路。所述时钟生成电路被配置为基于第一时钟信号和控制信号生成一组相位时钟信号。所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值。第一锁存电路被配置为基于相位时钟信号组和输入数据信号生成第一组数据信号。第二锁存电路被配置为基于相位时钟信号组的第一相位时钟信号和第一组数据信号生成第二组数据信号。所述第二组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。本发明还提供了解串行化电路的操作方法。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地涉及解串行化电路及其操作方法。

背景技术

半导体集成电路(IC)行业已生产多种多样的电子器件以解决不同领域中问题。由于IC变得更小更复杂，这些电子器件的时钟产生频率继续影响IC的性能。

发明内容

根据本发明的一方面，提供了1.一种解串行化电路，包括：时钟生成电路，被配置为基于第一时钟信号和控制信号生成相位时钟信号组，所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值；第一锁存电路，被配置为基于所述相位时钟信号组和输入数据信号生成第一组数据信号；和第二锁存电路，被配置为基于所述相位时钟信号组的第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

根据本发明的另一方面，提供了一种解串行化电路，包括：第一时钟生成电路，被配置为基于第一时钟信号和控制信号生成第一组相位时钟信号，所述第一组相位时钟信号的各相位时钟信号与所述第一组相位时钟信号的相邻相位时钟信号的偏移量为第一相位值；第二时钟生成电路，被配置为基于所述第一组相位时钟信号的第一相位时钟信号生成第二组相位时钟信号，所述第二组相位时钟信号的各相位时钟信号与所述第二组相位时钟信号的相邻相位时钟信号的偏移量为第二相位值；第一锁存电路，被配置为基于所述第一组相位时钟信号和输入数据信号生成第一组数据信号；第二锁存电路，被配置为基于所述第一组相位时钟信号的所述第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准；第三锁存电路，被配置为基于所述第二组相位时钟信号的第一相位时钟信号和所述第二组数据信号生成第三组数据信号；和第四锁存电路，被配置为基于所述第二组相位时钟信号的所述第一相位时钟信号和所述第二组数据信号生成第四组数据信号，所述第三组数据信号的各信号和所述第四组数据信号的各信号互相对准，其中，所述第一时钟信号是不连续的。

根据本发明的又一方面，提供了一种操作解串行化电路的方法，所述方法包括：通过时钟生成电路，基于第一时钟信号和控制信号生成一组相位时钟信号，所述相位时钟信号组的各相位时钟信号与所述相位时钟信号组的相邻相位时钟信号的偏移量为一个相位值；通过第一锁存电路，基于所述相位时钟信号组和输入数据信号生成第一组数据信号；和通过第二锁存电路，基于所述相位时钟信号组的第一相位时钟信号和所述第一组数据信号生成第二组数据信号，所述第二组数据信号的各信号互相对准，所述第二组数据信号是并行数据流且所述输入数据是串行数据流，其中，所述第一时钟信号是不连续的。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各方面。值得注意的是，根据工业中的标准实践，各种功能件未按照比例绘制。实际上，为了简化说明，可以任意增加或减少各种功能件的尺寸。

图1A是根据一些实施例的解串行化电路的框图。

图1B是根据一些实施例的由解串行化电路生成的波形的时序图。

图2是根据一些实施例的在图1或图6中可用作时钟生成电路的时钟生成电路的框图。

图3是根据一些实施例的在解串行化电路100中可用在图1A的时钟生成电路102中的分频电路的电路图。

图4是根据一些实施例的用在图1或图6的时钟生成电路中的第一相位切换电路的电路图。