[发明专利]存储器以及执行经错误订正编码处理的存储器的读取方法

权利要求书

1.一种半导体存储器，其特征在于，包含：

一快闪存储器阵列；

多个感测放大器，耦接于所述快闪存储器阵列；

多个快速存储器元件，耦接于所述感测放大器；

一错误订正编码电路，耦接于所述快速存储器元件；

至少一第一虚设快闪存储器单元，其是关联于所述快闪存储器阵列；

至少一第一虚设感测放大器，耦接于所述第一虚设快闪存储器单元；

一驱动器，包含：

一第一输入端，耦接于所述第一虚设感测放大器；以及

一输出端，耦接于所述快速存储器元件，以提供一数据闩锁信号至所述快速存储器元件；以及

一存储器控制器，耦接于所述快闪存储器阵列、所述感测放大器、所述第一虚设感测放大器以及所述错误订正编码电路，并且所述存储器控制器包含多个逻辑元件以及存储器元件，用以执行以下的功能：

在一额定电压以及一第一频率条件下，于一预定时脉总数目的期间执行一感测操作以及接续的一错误订正编码操作，且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第一比例关系；

在高于所述额定电压的一高电压以及大于所述第一频率的一第二频率条件下，于所述预定时脉总数目的期间执行所述感测操作以及接续的所述错误订正编码操作，并且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第二比例关系，所述第二比例关系小于所述第一比例关系；以及

在低于所述额定电压的一低电压以及小于所述第一频率的一第三频率的条件下，于所述预定时脉总数目的期间执行所述感测操作以及接续的所述错误订正编码操作，并且分配给所述感测操作以及分配给所述错误订正编码操作的两时脉数目之间具有一第三比例关系，且所述第三比例关系大于所述第一比例关系。

2.如权利要求1所述的半导体存储器，其特征在于，所述快闪存储器阵列包含一或非型快闪存储器阵列。

3.如权利要求1所述的半导体存储器，其特征在于，所述快闪存储器阵列包含一与非型快闪存储器阵列。

4.如权利要求1所述的半导体存储器，其特征在于，所述预定时脉总数目为9，所述第一比例关系为3.5，所述第二比例关系为1.0，且所述第三比例关系为4.2。

5.如权利要求1所述的半导体存储器，其特征在于，另包含：

至少一第二虚设快闪存储器单元，其是关联于所述快闪存储器阵列，所述第一虚设快闪存储器单元为一读零单元，并且所述第二虚设快闪存储器单元为一读一单元；以及

至少一第二虚设感测放大器，耦接于所述第二虚设快闪存储器单元；

其中，所述驱动器具有一第二输入端耦接于所述第二虚设感测放大器；

其中，所述存储器控制器还耦接于所述第二虚设感测放大器。

6.如权利要求5所述的半导体存储器，其特征在于，所述驱动器包含一逻辑电路，当收到来自所述第一虚设感测放大器以及所述第二虚设感测放大器的输入时，所述逻辑电路产生一对互补的数据闩锁信号。

7.如权利要求6所述的半导体存储器，其特征在于，所述逻辑电路包括：

一第一反向器，耦接至所述第一虚设感测放大器；

一与门，包括一第一输入端、一第二输入端与一输出端，所述与门的所述第一输入端耦接至所述第一反向器，所述与门的所述第二输入端耦接至所述第二虚设感测放大器，且所述与门的所述输出端提供一对互补的所述数据闩锁信号的其中一者至所述快速存储器元件；及

一第二反向器，其输入端耦接至所述与门的所述输出端，且其输出端提供一对互补的所述数据闩锁信号的另一者至所述快速存储器元件。

8.如权利要求6所述的半导体存储器，其特征在于，当所述第一虚设感测放大器以及所述第二虚设感测放大器在感测时间上具有差值时，所述逻辑电路提供一对互补的所述数据闩锁信号至所述快速存储器元件。