[发明专利]存储器以及执行经错误订正编码处理的存储器的读取方法

说明书

本发明提供一种存储器以及执行经错误订正编码处理的存储器的读取方法，该存储器藉由分配一预定数目的时脉信号给感测操作以及错误订正编码操作的组合而非给个别的上述操作，并且在高电压值时操作于较高频率上并且在低电压值时操作于较低频率上，则感测操作以及接续的错误订正编码操作在一电压范围内执行时不会发生时间的浪费。本发明能够降低存储器的电力消耗。

技术领域

本发明是关于一种数字存储器装置，特别是关于一种控制已启用错误订正编码的快闪存储器的读取时间的装置与方法。

背景技术

存储器装置可具有各种不同的存储器阵列类型，例如可包含或非型(NOR type)以及与非型(NAND type)的存储器阵列。由于成本上的巨大优势，NAND型快闪存储器变逐渐普及。再者，现今的NAND型快闪存储器可具有各式各样不同的接口，范围从传统的NAND接口到低针脚数(Low Pin Count,LPC)的序列周边接口(Serial Peripheral Interface,SPI)。然而，NAND型快闪存储器容易对于坏区情况(bad block condition)以及偶发的读取错误敏感，所以坏区管理以及错误订正编码(error correction code,ECC)处理便常用在这类的存储器。错误订正编码处理可以用在NOR类型的存储器阵列，但比较不常见。

错误订正编码处理可以是在该存储器装置的内部或外部进行。在许多实施例中，一个内部错误订正编码计算会在页面编程的期间完成，并且产生的错误订正编码信息会存储在每个页面中被称为备用区域的区域。在数据读取操作中，内部错误订正编码引擎会根据先前存储的错误订正编码信息来验证这些数据，并且在有限的范围内做出所指示的订正。

发明内容

本发明提供一种存储器以及执行经错误订正编码处理的存储器的读取方法，期望在一宽广的供应电压(Vcc)范围内采用错误订正编码于各式各样的快闪存储器中，藉以改善存储器在快速读取时的稳定性。

本发明中的一个实施例是一半导体存储器，其包含快闪存储器阵列、多个感测放大器、多个快速存储器元件、错误订正编码电路、至少一第一虚设快闪存储器单元、至少一第一虚设感测放大器、驱动器以及存储器控制器。该等感测放大器是耦接于该快闪存储器阵列，且该等快速存储器元件是耦接于该等感测放大器。错误订正编码电路是耦接于该等快速存储器元件。第一虚设快闪存储器单元是关联于快闪存储器阵列，且第一虚设感测放大器耦接于第一虚设快闪存储器单元。驱动器具有耦接于第一虚设感测放大器的第一输入端以及耦接于该等快速存储器元件的输出端，以提供数据闩锁信号至该等快速存储器元件。存储器控制器是耦接于快闪存储器阵列，该等感测放大器、第一虚设感测放大器以及错误订正编码电路，并且存储器控制器包含多个逻辑元件以及存储器元件，用以执行以下的功能：在一额定电压以及一第一频率条件下，于一预定时脉(clock pulse)总数目的期间执行一感测操作以及接续的一错误订正编码操作，且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第一比例关系；在高于该额定电压的一高电压以及大于该第一频率的一第二频率条件下，于该预定时脉总数目的期间执行该感测操作以及接续的该错误订正编码操作，并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第二比例关系，该第二比例关系小于该第一比例关系；以及在低于该额定电压的一低电压以及小于该第一频率的一第三频率的条件下，于该预定时脉总数目的期间执行该感测操作以及接续的该错误订正编码操作，并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第三比例关系，且该第三比例关系大于该第一比例关系。