[发明专利]模拟多端口方法及模拟多端口记忆体

说明书

本发明实施例提供模拟多端口方法及其记忆体。所述记忆体包括：数据输入输出端口、记忆体控制器、读写模块、行解码模块、N个存储区块，导通信号引导系统以及交换网。所述行解码模块包括行解码器1至行解码器Q的Q个行解码器；所述行解码器与第n存储区块的对应的地址线连接；所述行解码模块在所述记忆体控制器的配置下，令对应的行解码器输出导通信号，所述导通信号输出至所述第n存储区块的地址线；所述导通信号引导系统用于将所述导通信号引导至除第n存储区块外，其余各个存储区块对应的地址线。所述交换网通过所述读写模块与N个存储区块连接，根据预定规则匹配所述存储区块及数据输入输出端口。

技术领域

本发明涉及存储设备技术领域，特别是涉及模拟多端口方法及模拟多端口记忆体。

背景技术

一般的，可以将记忆体分为单端口和多端口两种。单端口记忆体每次操作只可以输入一个地址，读取或写入该地址的数据。多端口记忆体每次操作则可以输入多个任意地址信号，任意读取或者写入对应地址信号的数据。

现有半导体IP供应商一般只提供单端口或者双端口静态记忆体SRAM的记忆体产生器。基于单端口或者多端口的记忆体可以随意产生不同大小的记忆体。

例如，图1为现有技术中惯常使用的单端口SRAM的6T bitcell(存储单元)的电路原理图。如图1所示，该单端口存储单元由2个P型管和4个N型管组成，WL为选择线。在WL为1时，可以导通M5和M6，从而令该存储单元导通。BL和BLB为一对差分数据信号线，连接到读写模块。一般在写入或读取前，同时初始化成高电平，再根据读取或写入数据再做差分。在一个时钟周期内，该单端口存储单元只能执行写入或者读取一个操作。

图2为现有技术中惯常使用的双端口SRAM的8T bitcell(存储单元)的电路原理图。如图2所示，该双端口存储单元相较于图1，增加了M7和M8开关管，具有2个选择线WL1和WL2以及两对差分数据信号线(BL1、BL2、BLB1、BLB2)。该双端口存储单元能够在一个时钟周期内同时执行2个读写操作。

在一些应用场合中，如图像处理、视频信号处理、通信等领域，需要从记忆体中连续读写多个地址的数据。例如，处理器(CPU)从主程序记忆体读取指令时一般会连续读取多个指令存入内部的高度缓存器(cache),然后在逐个从cache中读出并执行。或者是在信号处理过程中，从记忆体的某个地址K开始，连续的读取N个数据(K、K+1直至K+N-1)进行处理。

为满足上述应用场景，惯常的解决方法是使用单端口记忆体，并在若干个时钟周期内，连续对单端口记忆体执行多次读写操作，从而完成对记忆体内多个地址的数据的读写操作。

在实现本发明过程中，发明人发现相关技术存在以下问题：现有的单端口记忆体，每次读写一个地址的数据均需要进行一次读写操作。由此，在进行多个连续的数据地址的读写操作时，功耗较高，而且数据读写时延较长。而采用更多端口的记忆体虽然可以减少读写操作所需的时钟周期和功耗，但会导致芯片面积显著增加。

发明内容

本发明实施例提供模拟多端口方法及模拟多端口记忆体，能够解决现有技术中单端口记忆体读写数据功耗较高、时延长的问题。