[发明专利]封装堆叠结构及其制法

说明书

一种封装堆叠结构及其制法，用以于设有电子元件的板体上堆叠无核心层(coreless)的线路部，以降低该封装堆叠结构的整体厚度。

技术领域

本发明有关一种封装结构，尤指一种封装堆叠结构及其制法。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，业界遂发展出叠加多个封装结构以形成封装堆叠结构(Package on Package，简称POP)，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如记忆体、中央处理器、绘图处理器、影像应用处理器等，通过堆叠设计达到系统的整合，适合应用于轻薄型各种电子产品。

图1A及图1B为现有封装堆叠结构1,1’的不同态样的剖面示意图。

如图1A所示，该封装堆叠结构1包含第一封装基板11及第二封装基板12，该第一封装基板11具有多个线路层110，且该第二封装基板12具有核心层120与多个线路层121，俾供第一半导体元件10以覆晶方式设于该第一封装基板11上，再通过底胶14充填于该第一半导体元件10与第一封装基板11之间，且第二半导体元件15以打线方式结合于该第二封装基板12上，再通过封装胶体16包覆该第二半导体元件15，并以多个焊球13叠设且电性连接该第一封装基板11与该第二封装基板12。

如图1B所示，该封装堆叠结构1’包含第一封装基板11及第二封装基板12，该第一封装基板11具有多个线路层110，且该第二封装基板12具有核心层120与多个线路层121，俾供第一半导体元件10以覆晶方式设于该第一封装基板11上，再通过底胶14充填于该第一半导体元件10与第一封装基板11之间，之后以多个焊球13叠设且电性连接该第一封装基板11与该第二封装基板12，再通过封装胶体16’包覆该些焊球13与第一半导体元件10，后续将第二半导体元件15’以覆晶方式设于该第二封装基板12上。

惟，现有封装堆叠结构1,1’中，其第二封装基板12皆具有核心层120，导致该封装堆叠结构1,1’不符合薄化的需求。

因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种封装堆叠结构及其制法，以降低该封装堆叠结构的整体厚度。

本发明的封装堆叠结构，包括：第一组件，其包含有绝缘层、线路部与多个导电元件，其中，该绝缘层具有相对的第一表面与第二表面，该线路部结合该绝缘层，该导电元件立设于该绝缘层的第一表面上并接触该线路部，且该第一组件不具有核心层；板体，其透过该多个导电元件而堆叠于该绝缘层的第一表面上；以及第一电子元件，其设于该板体上。

前述的封装堆叠结构中，还包括结合于该绝缘层的第二表面上的支撑部。例如，该支撑部包含至少一金属层，并以该金属层结合该绝缘层的第二表面；或者，该支撑部包含多个金属层与多个隔离层，并以该金属层结合该绝缘层的第二表面。

本发明还提供一种封装堆叠结构的制法，包括：提供一包含绝缘层、线路部、多个导电元件与支撑部的第一组件，该绝缘层具有相对的第一表面与第二表面，且该线路部结合该绝缘层，该导电元件立设于该绝缘层的第一表面上并接触该线路部，且该绝缘层藉其第二表面结合该支撑部；将该第一组件接置于第二组件上，其中该第二组件包含有一板体及设于该板体上的第一电子元件，以令该绝缘层、线路部与支撑部透过该些导电元件堆叠于该板体上；以及于该第一组件接置至第二组件后，移除该支撑部。

前述的制法中，该支撑部包含至少一金属层，并以该金属层结合该绝缘层的第二表面。

前述的制法中，该支撑部包含多个金属层与多个隔离层，并以该金属层结合该绝缘层的第二表面。

前述的封装堆叠结构及其制法中，该线路部包含至少一线路层。