[发明专利]一种时间交织模数转换系统的数据缓存与重现系统

说明书

技术领域

本发明涉及数字信号处理领域，更具体地，涉及一种时间交织模数转换系统的数据缓存与重现系统。

背景技术

随着微电子技术的飞速发展，电路系统的集成度、复杂度不断提高，同时对速度也提出了严苛的要求，在一些高端仪器仪表、医疗器械、雷达、通信等领域，模拟前端的数据采集速度需要几Gsps甚至几十Gsps。单片集成高速采样技术由于存在内部热噪声、孔径抖动和渡越时间不确定等因素，面临精度和速度相互制约的影响，而采用多通道时间交织模数转换技术可以弥补这一缺陷。然而在高速时间交织模数转换数据采集系统硬件实现过程中，驱动各通道ADC需要高精准度的多相时钟，这对数据的准确接收与缓存起到至关重要的作用，时间相位偏移误差(Time-Skew Error)直接影响到TIADC系统的性能，同时为了处理传输速度达到几百MHz甚至几GHz、传输带宽从数GB/s到几十GB/s的采样结果，人们面临信号处理数据量大、速度快、传输准确率要求高等问题，所以如何对大容量高速数据流进行高速缓存与处理成为高速数据采集系统设计的关键。

现阶段对TIADC高速数据缓存的方法主要是以各通道ADC单元输出的随路时钟作为数据缓冲单元的驱动时钟，采用基于FPGA的DDR2/DDR3SDRAM双缓冲乒乓结构设计对数据进行缓存，数据通过可编程逻辑单元校正、变换后(或者直接上传PC机)，并采用高速接口如PCIE、Ethernet以及USB3.0等进行数据传输，通过人机交互接口获取TIADC数据采样系统的性能效果。然而这种方法对硬件资源要求高，设计方法难度相对较大，开发周期长，给系统设计者带来很大挑战。所以设计一种低成本、低复杂度的TIADC高速数据缓存与重现方案是非常有意义的。

发明内容

本发明提供一种设计复杂度、加快开发进度、降低硬件设计成本的时间交织模数转换系统的数据缓存与重现系统。

为了达到上述技术效果，本发明的技术方案如下：

一种时间交织模数转换系统的数据缓存与重现系统，包括顺次连接的多通道ADC模块、多相时钟产生模块、异步时钟域数据处理模块、数据重排序与联合模块、校正模块和数据发送存储器模块；

多相时钟产生模块驱动多通道ADC模块接收数据，异步时钟域数据处理模块对多通道ADC模块接收的数据进行数据处理，数据重排序与联合模块对处理后的数据进行重排序，校正模块对重排序后的数据进行通道失配误差校正与补偿，数据发送存储器模块对校正与补偿后的数据进行存储与对外发送。本发明中，采用结构简单、稳定性好的PLL技术以及结合可编程延迟电路产生高精度、低抖动的多相时钟，以驱动时间交织模数转换系统各通道ADC单元，同时启用各通道ADC的数据同步功能，产生的随路时钟与多相驱动时钟同步，也成等间隔相位差，为把数据能顺序地写入存储器提供先决要求。

进一步地，所述多相时钟产生模块驱动多通道ADC模块中的各ADC单元，同时启用各通道ADC的数据同步功能，产生的随路时钟与多相驱动时钟同步，也成等间隔相位差。本发明中，选取任意通道，如通道4的ADC随路时钟作为数据缓存的触发条件，发出写请求信号，通过通道1，2，3的随路时钟对该写请求信号作同步处理，由要点1，根据随路时钟存在的相位差，可确定ADC数据写入存储器的顺序为ADC1，ADC2，ADC3，ADC4。

进一步地，所述异步时钟域数据处理模块采用异步FIFO缓冲方式，通过改变数据总线的宽度达到数据降频，实现后级补偿的逻辑时序要求，提供充分的建立时间与保持时间，对输入FIFO的数据进行降频处理。本发明中，为实现异步时钟域的ADC采样数据接收，系统采用异步FIFO缓冲方式，由于FIFO输入、输出具有相互独立的时钟线和数据总线的特点，通过改变数据总线的宽度达到数据降频的目的，为顺利实现后级补偿算法的逻辑时序要求，提供充分的建立时间与保持时间，对输入FIFO的数据进行降频处理。

进一步地，所述数据重排序与联合模块对输入数据速率进行4倍降频处理，输入FIFO的数据在62.5MHz时钟信号下进行读处理，根据数据写入FIFO的先后顺序进行重排序。本发明中，选择对输入数据速率进行4倍降频处理，但又不限于4倍。输入FIFO的数据在62.5MHz时钟信号下进行读处理，根据数据写入FIFO的先后顺序进行重排序。