[发明专利]用于利用可变定时生成感测放大器使能信号的电路

说明书

本公开涉及用于利用可变定时生成感测放大器使能信号的电路。例如，一种感测放大器使能信号生成电路，包括耦合至存储器的虚拟位线的输入端。电压比较器电路将该虚拟位线上的电压与阈值电压进行比较并在该电压下降低于这个阈值电压时生成输出信号。多位计数器电路响应于该输出信号计数一个计数值。上拉电路响应于该输出信号对该虚拟位线上的该电压进行上拉。计数比较器电路将该计数值与计数阈值进行比较并在该计数值等于该计数阈值时生成感测放大器使能信号。

技术领域

本发明涉及一种集成存储器电路，并且具体涉及一种运行以生成用于这种集成存储器电路的感测放大器使能信号的电路。

背景技术

本领域已知在多个电源电压运行集成存储器电路(比如SRAM)。例如，在一种运行模式下可以为集成存储器电路供应相对较高的电源电压(例如，1.26V)并且在另一运行模式下进一步为其供应相对较低的电压(例如，0.6V)。

在典型的集成存储器电路中，响应于感测放大器使能(SAEN)信号，耦合至存储器列的(这些)位线的感测放大器被使能以运行。该SAEN信号由感测放大器使能发生器电路生成，该感测放大器使能发生器电路在选择存储器单元(位单元)之后实现足够时间的延迟，从而允许在感测放大器被激活以感测这些数据信号之前这些位线上的数据信号充分地发展。保证这些位线上的数据信号已经充分发展所需的时间量根据用于集成存储器电路的电源电压而变化。例如，对于相对较低电源电压所需的时间量相对较长，因为最差的存储器单元(位单元)在低电压时严重地退化并且在低电源电压下对其进行追踪需要大量时间。

现在参照图1，图1示出了集成存储器电路12中所使用的感测放大器使能发生器电路10的现有技术自定时解决方案的框图。电路12包括由多个行和多个列形成的存储器阵列14。这些列包括阵列14的有源部分16中的多个列以及阵列的虚拟部分18中的至少一个列。在有源部分16中，每个列由互补且被标注为位线BL和位线条BLB的一对位线限定，其中存储器单元20在每个行位置耦合在这对位线BL、BLB之间并被相应的字线WL驱动。在虚拟部分18中，每个列由被标注为虚拟位线DBL的至少一个位线限定，其中虚拟存储器单元22在每个行位置耦合至虚拟位线DBL并被虚拟字线DWL驱动。

虽然针对单个列示出了多个单元20和22，图1中的展示被简化以清楚地仅借助用于一行的相应存储器单元20(在一列中)示出用于这一行的字线WL，并且仅借助用于这一行的相应虚拟存储器单元22(在另一列中)示出用于这一行的虚拟字线DWL。字线WL和DWL被行解码器电路26驱动，该行解码器电路运行以解码地址ADD并基于被解码的地址选择一条字线WL用于激励。该虚拟字线DWL与任意地址选定的字线WL的激活同时被激活。

感测放大器电路30通过列复用电路32耦合至该多对位线。感测放大器电路30包括多个感测放大器36，其中在图1的简化展示中仅示出了一个。响应于感测放大器使能发生器电路10所生成的感测放大器使能(SAEN)信号，感测放大器36被激励以运行。感测放大器使能发生器电路10耦合至虚拟位线DBL，并作用以感测虚拟位线DBL上的电压。响应于对虚拟字线DWL上信号的行解码器断言(参考号50，图2)，虚拟存储器单元22被配置成用于对虚拟位线DBL进行放电。结果是，虚拟位线DBL上的电压下降(参考号52，图2)。感测放大器使能发生器电路10将虚拟位线DBL上的下降电压与阈值电压进行比较，并且当跨过这个阈值电压时，感测放大器使能发生器电路10断言SAEN信号(参考号54，图2)并激励感测放大器电路30中的该多个感测放大器36。选定阈值电压以保证字线信号WL和DWL的断言与跨过阈值之间的充分时间延迟，从而使得不发生对感测放大器电路的这种激励，直到耦合至存储器单元20的位线BL、BLB上的数据信号已经完全发展的时候。

列复用电路32被控制以响应于经解码地址ADD选择性地通过列解码器电路40将位线对连接至感测放大器电路30的感测放大器36。经列复用的存储器电路的配置和运行是本领域技术人员熟知的。