[发明专利]P沟道DEMOS装置

说明书

技术领域

所揭示实施例涉及p沟道漏极延伸金属氧化物半导体(DEPMOS)装置。

背景技术

功率半导体装置可使用n沟道或p沟道DEMOS结构来制作。DEPMOS装置通过在装置的漏极与沟道区域之间添加p型漏极漂移区域而使装置的p+漏极延伸，从而在此漂移区域而非沟道区域中俘获大部分电场，因此含有对漂移区域而非沟道区域的热载流子效应，因此增加热载流子可靠性。DEMOS装置可具有对称漏极结构或非对称漏极结构。

发明内容

提供本发明内容以按简化形式来介绍下文在包含所提供图式的具体实施方式中进一步描述的所揭示概念的简要选择。本发明内容不打算限制所主张标的物的范围。

所揭示实施例认识到针对具有指形件的常规p沟道漏极延伸金属氧化物半导体(DEPMOS)装置，n阱指形件(用作n掺杂主体)可具有堆积于半导体表面处在场电介质层下面的指形件端部处n型掺杂。n型掺杂堆积在场电介质层是局部硅氧化(LOCOS)氧化物且区域是鸟嘴区的情形中尤其成问题。已发现此较高n型掺杂剂浓度在接通状态下在高背栅极偏置电平时使碰撞电离DEPMOS装置泄漏增加，这导致经增加瞬态泄漏及参数移位(例如，在接通电阻(Ron)中)。

所揭示n阱指形件设计具有包含位于有源区/场电介质边界上方的掺杂降低指形件边缘区域以减少指形件端部处的碰撞电离泄漏。可在指形件端部处在n阱边缘内部接近于与场电介质的有源区域边界添加(通常通过离子植入)p掺杂层。另一实施例在指形件端部处在n阱边缘内部接近于与场电介质的有源区域边界具有通过掩蔽n阱植入而实现的n阱植入掺杂中的间隙。

附图说明

现在将参考未必按比例绘制的附图，其中：

图1是根据实例性实施例的包含实例性DEPMOS装置的集成电路(IC)的俯视图描绘，所述实例性DEPMOS装置具有位于n阱指形件内、包含位于有源区/场电介质边界上方的所揭示掺杂降低指形件边缘区域。

图2A是图1中所展示的DEPMOS装置的在沿着n阱宽度方向的有源区/场电介质边界周围沿n阱长度方向切割的横截面描绘。

图2B是图1中所展示的DEPMOS装置的在沿着n阱宽度方向的有源区/场电介质边界周围沿n阱宽度方向切割的横截面描绘。

图3是图1中所展示的DEPMOS装置的在n阱指形件的中心周围沿n阱宽度方向切割的描绘。

图4是展示根据实例性实施例的指形件端部的实例性DEPMOS指形件端部布局，所述指形件端部包含位于n阱指形件内、包含位于有源区/场电介质边界上方的所揭示掺杂降低指形件边缘区域。

图5是展示根据实例性实施例的用于形成包含DEPMOS装置的IC的实例性方法中的步骤的流程图，所述DEPMOS装置包含位于n阱指形件内、包含位于有源区/场电介质边界上方的所揭示掺杂降低指形件边缘区域。

图6展示将具有已知n阱指形件设计的DEPMOS装置与具有包含掺杂降低指形件边缘区域的所揭示n阱指形件设计的DEPMOS装置进行比较的所测量瞬态泄漏数据。

图7展示具有对应于所展示“无VTN”植入的已知n阱指形件设计的DEPMOS装置及具有包含具所展示单一或双重VTN植入的所展示掺杂降低指形件边缘区域的所揭示n阱指形件设计的DEPMOS装置的所测量DEPMOS低温尖峰瞬态泄漏及Ron移位数据。

图8展示具有已知n阱指形件设计的DEPMOS装置及具有包含掺杂降低指形件边缘区域的所揭示n阱指形件设计的DEPMOS装置的所测量DEPMOS关断泄漏及BVdss特性。相应DEPMOS装置的BVdss及Ioff特性被展示为不具有显著差异。

具体实施方式

参考图式描述实例性实施例，其中使用相似参考编号来标示类似或等效元件。动作或事件的所图解说明排序不应视为限制性的，这是因为一些动作或事件可以不同次序发生及/或与其它动作或事件同时发生。此外，可不需要一些所图解说明动作或事件来实施根据本发明的方法。

并且，如本文中所使用的未进一步限制条件的术语“耦合到”或“与……耦合”(及类似术语)打算描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么所述连接可通过其中在路径中仅存在寄生现象的直接电连接或通过经由包含其它装置及连接的介入物项的间接电连接。对于间接耦合，介入物项通常不修改信号的信息但可调整其电流电平、电压电平及/或功率电平。