[发明专利]定位绝对码的解码装置及解码方法

权利要求书

1.一种定位绝对码的解码装置，其特征在于，该解码装置包括：

一线性反馈移位暂存器，包括n个暂存器，该n个暂存器以一第一频率载入一定位绝对码，并根据一时脉信号进行移位运算，该时脉信号具有一第二频率，该第二频率不小于该第一频率；

一查表电路，根据该n个暂存器储存的值，对应输出一查表结果值以及一查表有效旗标，其中该查表结果值具有k种不同数据，k≤(2ⁿ-1)，该查表有效旗标指示该查表结果值是否有效；

一计数器，根据该查表有效旗标进行重置，并且根据该时脉信号进行计数运算以产生一计数结果值；以及

一计算电路，当该查表有效旗标指示为有效时，该计算电路根据该查表结果值以及该计数结果值计算产生一解码结果。

2.如权利要求1所述的解码装置，其特征在于，更包括一时脉开关电路，该时脉开关电路根据一原始时脉信号及该查表有效旗标产生一闸控时脉信号，并以该闸控时脉信号作为该时脉信号。

3.如权利要求1所述的解码装置，其特征在于，该线性反馈移位暂存器根据一第一控制数据改变位元长度，根据一第二控制数据改变反馈点位置。

4.如权利要求3所述的解码装置，其特征在于，该线性反馈移位暂存器更包括：

一反馈多工器，具有多个输入端、一选择控制端、及一输出端，其中该反馈多工器的该选择控制端耦接该第一控制数据，该反馈多工器的该多个输入端分别耦接该n个暂存器的输出端；以及

(n-1)个运算逻辑电路，其中的第i个运算逻辑电路根据该第二控制数据的第i位元，将第i个暂存器的输入端选择性地耦接至下列接脚的其中之一：该反馈多工器的该输出端、第(i+1)个暂存器的输出端、以及该反馈多工器的该输出端与第(i+1)个暂存器的输出端执行逻辑互斥或的运算结果。

5.如权利要求3所述的解码装置，其特征在于，该线性反馈移位暂存器更包括：

(n-1)个运算逻辑电路，其中的第i个运算逻辑电路包括一多工器以及一逻辑互斥或闸，该多工器具有一第一输入端、一第二输入端、一选择控制端、及一输出端，该逻辑互斥或闸具有一第一输入端、一第二输入端、及一输出端，该多工器的该第一输入端耦接该逻辑互斥或闸的该输出端，该多工器的该第二输入端耦接该逻辑互斥或闸的该第二输入端，该多工器的该选择控制端耦接该第二控制数据的第i位元，该逻辑互斥或闸的该第一输入端耦接第(i+1)个暂存器的输出端；以及

(n-2)个切换开关，其中第i个切换开关根据该第一控制数据的第i位元，将第(i+1)个暂存器的输入端选择性地耦接至下列接脚的其中之一：第(i+2)个暂存器的输出端，以及第i个运算逻辑电路的该多工器的该输出端；

其中若i＝1，第i个运算逻辑电路的该逻辑互斥或闸的该第二输入端耦接第i个暂存器的输出端，若2≤i≤n-1，第i个运算逻辑电路的该逻辑互斥或闸的该第二输入端耦接该第(i-1)个运算逻辑电路的该多工器的该输出端。

6.如权利要求1所述的解码装置，其特征在于，该线性反馈移位暂存器使用一本原多项式以序列产生(2ⁿ-1)个数据，该k种不同数据是根据一固定间隔对该(2ⁿ-1)个数据取样而决定。

7.如权利要求6所述的解码装置，其特征在于，该固定间隔的长度是2^p，p为小于n的正整数。

8.如权利要求1所述的解码装置，其特征在于，该查表电路包括一判断电路，当该查表电路根据该n个暂存器储存的值无法成功找到对应的查表数据时，该查表结果值为一预设输出值，该判断电路判断该预设输出值及该查表结果值是否相等以产生该查表有效旗标。

9.如权利要求1所述的解码装置，其特征在于，该查表电路是一组合逻辑电路。

10.如权利要求1所述的解码装置，其特征在于，该计算电路根据该查表结果值及该计数结果值执行加法运算以产生该解码结果。