[发明专利]一种混合结沟槽型的肖特基势垒二极管

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种混合结沟槽型的肖特基势垒二极管。

背景技术

肖特基势垒二极管因其具备极短的反向恢复时间，较低的正向导通压降的特点，在太阳能电池模组、通用电源、变频器、通讯等众多领域中大量应用,特别在低功耗要求领域应用中逐渐替代PN结二极管，但由于普通肖特基势垒二极管反向漏电偏大的原因，在一定程度上制约了其更广泛的应用。

肖特基势垒二极管是常见的两端功率器件，它是由金属和低掺杂N型外延硅形成肖特基接触来工作的，常用来形成肖特基接触的金属有钛、镍、铂金及钴等，这些金属和表面洁净的N型硅经快速热退火后会形成金属硅化物。近年来，沟槽技术被广泛使用，常用的沟槽型结构是做介质层。

传统短漂移区肖特基整流器结构(MPS)包含了平面肖特基二极管和P-I-N二极管结构，故其工作原理也是在两种二极管之间的。MPS正向偏置时，随着电压升高，肖特基区域导通，外延层的电子通过肖特基区域形成的沟道进入金属形成电流；继续升高正向电压，PN结导通，由p+区向N-漂移区注入的空穴，随着电压继续升高，空穴浓度持续增加，多数载流子在电场和阴极高低结的作用下产生积累，在数量上与空穴几乎相等，此时出现电导调制区，体阻降低，呈现出混合整流的特性，既有肖特基整流，同时具有PN结整流特性。

中低压肖特基势垒二极管使用普通的沟槽型结构可以满足正向导通压降低的特点，但高压普通沟槽型肖特基势垒二极管大电流情况下正向导通压降很高，无法满足大功率低功耗的应用需求，因此急需新的方法来获得大电流情况下低正向导通压降肖特基势垒二极管器件。

发明内容

针对上述问题，本发明提出了一种混合结沟槽型的肖特基势垒二极管，包括：

衬底；

外延层，生长于所述衬底的上表面，所述外延层的上表面形成有多个沟槽，所述沟槽的顶部形成有横向扩散的掺杂区；

隔离介质层，覆盖所述沟槽的侧部和底部以及所述掺杂区的侧部表面；

多晶硅层，填充每个所述沟槽；

所述多晶硅层的上表面与所述外延层的上表面齐平形成一平坦表面；

第一金属层，覆盖于所述平坦表面上方；

第二金属层，覆盖于所述第一金属层的上表面。

上述的肖特基势垒二极管，其中，所述掺杂区的截面的两端呈半圆形。

上述的肖特基势垒二极管，其中，所述掺杂区的截面的两端呈四分之一圆形。

上述的肖特基势垒二极管，其中，所述沟槽在所述外延层中的深度范围在1μm～20μm之间。

上述的肖特基势垒二极管，其中，所述掺杂区为P型掺杂区。

一种混合结沟槽型的肖特基势垒二极管的制备方法，其中，包括：

步骤S1，提供一衬底；

步骤S2，于所述衬底的上表面生长一外延层；

步骤S3，于所述外延层的上表面沉积一第一介质层；

步骤S4，对所述第一介质层进行刻蚀，以于所述第一介质层内形成截止于所述外延层的上表面的多个通孔；

步骤S5，采用注入工艺向所述通孔底部的所述外延层内进行掺杂，形成横向扩散的掺杂区；

步骤S6，以所述第一介质层为掩膜对所述掺杂区进行刻蚀，形成延伸至所述外延层内的沟槽；

步骤S7，于所述介质层的上表面和侧部以及所述沟槽的侧部和底部覆盖一第二介质层；

步骤S8，形成一多晶硅层以填充所述沟槽；

步骤S9，刻蚀所述多晶硅层至所述沟槽中使得所述多晶硅层的上表面与所述外延层齐平；

步骤S10，去除所述外延层上方的所述第一介质层和所述第二介质层，以将所述外延层暴露，所述多晶硅层的上表面与暴露出的所述外延层的上表面形成一平坦表面；

步骤S11，于所述平坦表面上覆盖一第一金属层；

步骤S12，于所述第一金属层上覆盖一第二金属层。

上述的制备方法，其中，所述倾斜注入工艺的注入方向与所述外延层的中垂线形成的夹角的范围在5°～80°之间。

上述的制备方法，其中，所述步骤S11完成后，还需对所述第一金属层进行快速退火处理，以在所述第一金属层表面形成一金属硅化物层，再执行所述步骤S12。

上述的制备方法，其中，所述步骤S4，所述步骤S6和所述步骤S9中刻蚀方法为干法刻蚀。

上述的制备方法，其中，所述掺杂区为P型掺杂区。

上述的制备方法，其中，所述步骤S5中，采用倾斜注入工艺向所述通孔底部的所述外延层内进行掺杂，形成横向扩散的所述掺杂区。