[发明专利]用于神经网络处理器的浮点乘法器及浮点数乘法

说明书

本发明公开了用于神经网络处理器的浮点乘法器及浮点数乘法。该浮点乘法器对待相乘的两个操作数的尾数进行匹配以选择不同的操作模式来获得乘积的尾数，在两个操作数的尾数高四位相匹配时直接输出其中一个操作数的尾数，在两个操作数的尾数高三位相匹配时先截取这两个操作数的尾数的部分位并在所截取的数的高位处补1，然后再进行乘法计算并输出结果，如果不满足上述条件才对这两个操作数的尾数进行乘法运算以得到所述乘积的尾数。该浮点乘法器在执行乘法操作时采用近似计算和精确计算结合的方式，采用数据替换和部分位相乘等具有较低能量损耗的工作在不牺牲较大工作精度的同时提高了乘法操作的工作能效，也使得神经网络处理系统性能更加高效。

技术领域

本发明涉及神经网络处理器，尤其涉及神经网络处理器内的乘法运算。

背景技术

目前神经网络处理器通常采用已训练好的权重数据作为输入信号进行神经网络模型的运算操作。乘法和加法操作是神经网络运算操作中的重要环节，大部分专用硬件加速器为了降低设计复杂度并提高运算效率，通常运用定点乘法器进行乘法操作，而训练得到的权重数据大多在以浮点计算环境下得到，训练环境与硬件加速环境之间数据存储及计算形式的不匹配导致在硬件加速处理结果与训练结果产生较大差异。然而，如果在硬件加速器中采用传统浮点乘法器，又会造成加速效率降低、硬件开销大和运行功耗提高等问题，严重阻碍了神经网络处理器在嵌入式设备的应用，同于也无法满足在未来超低功耗物联网端节点中采用神经网络处理器实时分析处理数据的需求。

发明内容

因此，本发明的目的在于克服上述现有技术的缺陷，提供一种新的用于神经网络处理器的浮点乘法器及浮点数乘法。

本发明的目的是通过以下技术方案实现的：

一方面，本发明提供了一种浮点乘法器，包括：

符号位运算单元，其对输入的两个操作数的符号位进行异或运算以得到这两个操作数的乘积的符号位；阶码运算单元，其对输入的两个操作数的阶码进行加法运算，以得到所述乘积的阶码；尾数运算单元，其对输入的两个操作数的尾数进行匹配以从多个计算模式中选择相应模式来计算所述乘积的尾数；规格化单元，其对自尾数运算单元输出的尾数和自阶码运算单元输出的阶码进行规格化处理，并输出经规格化后的阶码和尾数；

其中，所述多个计算模式包括第一模式、第二模式和第三模式，在第一模式中直接选取其中一个操作数的尾数作为所述乘积的尾数，在第二模式中，分别从这两个操作数的尾数的高位开始截取部分位并在所截取的数的高位处补1，接着对所得到两个数进行乘法运算以得到所述乘积的尾数，在第三模式中，对这两个操作数的尾数进行乘法运算以得到所述乘积的尾数；所述尾数运算单元在输入的两个操作数的尾数高四位相匹配时选择第一模式，否则在这两个操作数的尾数高三位相匹配时选择第二模式，否则选择第三模式。

在上述浮点乘法器中，还可以包括特殊值判断单元，其判断输入的两个操作数中是否存在特殊值并向阶码运算单元和尾数运算单元发出指示所述判断的结果的特殊值指示信号，以及当判断这两个操作数中存在特殊值时，直接输出预先设定的与所检测的特殊值对应的结果作为这两个操作数的乘积。

在上述浮点乘法器中，其中所述阶码运算单元和所述尾数运算单元可以在收到来自特殊值判断单元指示操作数中存在特殊值的特殊值指示信号时，不再继续进行相关运算。

在上述浮点乘法器中，所述尾数计算单元可以包括模式匹配单元、乘法器和选择器，其中所述模式匹配单元对输入的两个操作数的尾数进行匹配并基于匹配的结果直接输出结果给选择器或指示乘法器进行相应运算；乘法器根据来自模式匹配单元的指示从输入的两个操作数的尾数中选择相应位数进行乘法运算并将结果提供给选择器；选择器根据来自模式匹配单元的选择信号选择将源自模式匹配单元的结果还是源自乘法器的结果作为输出。

在上述浮点乘法器中，从两个操作数尾数所截取的部分位的位数可以为其中M为整数，表示操作数尾数的位数。