[发明专利]用于大整数运算的向量指令的装置和方法有效

专利信息
申请号: 201710316759.4 申请日: 2011-12-23
公开(公告)号: CN107145335B 公开(公告)日: 2021-01-22
发明(设计)人: G·M·沃尔里齐;K·S·雅普;J·D·吉尔福德;E·奥兹图科;V·戈帕尔;W·K·费格哈利;S·M·格尔雷;M·G·迪克森 申请(专利权)人: 英特尔公司
主分类号: G06F9/30 分类号: G06F9/30;G06F9/38
代理公司: 上海专利商标事务所有限公司 31100 代理人: 何焜
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 整数 运算 向量 指令 装置 方法
【权利要求书】:

1.一种计算机实现的系统,包括:

用于通过处理器的解码器来解码第一指令、第二指令、第三指令、第四指令和第五指令的装置;

用于通过所述处理器的与所述解码器耦合的执行单元来执行所述第一指令,以将存储在第一输入操作数寄存器中的第一输入操作数与存储在第二输入操作数寄存器中的第二输入操作数相乘并给出结果的低部分的装置,所述第一输入操作数表示乘数的第一数位,所述第二输入操作数表示被乘数的第一数位,所述第一和第二输入操作数是第一和第二输入向量的相应元素;

用于通过所述处理器的所述执行单元来执行所述第二指令,以将所述第一输入操作数与所述第二输入操作数相乘并给出结果的高部分的装置;

用于通过所述处理器的所述执行单元来执行所述第三指令,以将所述第一输入操作数与存储在第三输入操作数寄存器中的第三输入操作数相乘并给出结果的低部分的装置,所述第三输入操作数表示所述被乘数的与所述被乘数的所述第一数位相邻的数位;

用于通过所述处理器的所述执行单元来执行所述第四指令,以将所述第一输入操作数与所述第三输入操作数相乘并给出结果的高部分的装置;以及

用于通过所述处理器的所述执行单元来执行所述第五指令,以将所述高部分和低部分的经对齐的数位相加并在掩码寄存器中记录进位项的装置。

2.如权利要求1所述的计算机实现的系统,其特征在于,所述第一和第二指令在同一递归中执行。

3.如权利要求1所述的计算机实现的系统,其特征在于,所述处理器的所述执行单元的多路复用器用于对于所述第一指令输出来自乘法器的低半部,并对于所述第二指令输出来自所述乘法器的高半部。

4.如权利要求1所述的计算机实现的系统,其特征在于,所述进位项是在掩码寄存器空间中被分别跟踪的多个进位项之一。

5.如权利要求1所述的计算机实现的系统,其特征在于,所述用于通过所述处理器的所述执行单元来执行所述第五指令的装置用于将来自所述掩码寄存器的输入进位项也相加。

6.如权利要求1所述的计算机实现的系统,其特征在于,所述进位项多于1位。

7.如权利要求6所述的计算机实现的系统,其特征在于,将所述进位项写为下一较高位的累加部分乘积项的最低位。

8.一种机器可读介质,包括代码,所述代码在被执行时使机器:

通过处理器的解码器来解码第一指令、第二指令、第三指令、第四指令和第五指令;

通过所述处理器的与所述解码器耦合的执行单元来执行所述第一指令,以将存储在第一输入操作数寄存器中的第一输入操作数与存储在第二输入操作数寄存器中的第二输入操作数相乘并给出结果的低部分,所述第一输入操作数表示乘数的第一数位,所述第二输入操作数表示被乘数的第一数位,所述第一和第二输入操作数是第一和第二输入向量的相应元素;

通过所述处理器的所述执行单元来执行所述第二指令,以将所述第一输入操作数与所述第二输入操作数相乘并给出结果的高部分;

通过所述处理器的所述执行单元来执行所述第三指令,以将第一输入操作数与存储在第三输入操作数寄存器中的第三输入操作数相乘并给出结果的低部分,所述第三输入操作数表示所述被乘数的与所述被乘数的所述第一数位相邻的数位;

通过所述处理器的所述执行单元来执行所述第四指令,以将所述第一输入操作数与所述第三输入操作数相乘并给出结果的高部分;以及

通过所述处理器的所述执行单元来执行所述第五指令,以将所述高部分和低部分的经对齐的数位相加并在掩码寄存器中记录进位项。

9.如权利要求8所述的机器可读介质,其特征在于,所述第一和第二指令在同一递归中执行。

10.如权利要求8所述的机器可读介质,其特征在于,所述处理器的所述执行单元的多路复用器用于对于所述第一指令输出来自乘法器的低半部,并对于所述第二指令输出来自所述乘法器的高半部。

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