[发明专利]可重构逻辑电路

说明书

技术领域

本发明涉及一种可重构逻辑电路。

背景技术

通常，可重构(可配置)逻辑电路是已知的。

美国专利第4870302号描述了一种能够通过设置使用/不使用逻辑电路而被重构的电子电路。

图13例示出了美国专利第4870302号中所描述的逻辑电路。逻辑电路10包括多个逻辑门21至27。通过配置控制位C0、C1、C2、……和C5来设置使用/不使用逻辑电路，这些配置控制位是基本上与存储器相对应的开关或晶体管。

发明内容

通常，逻辑电路通过基于外部提供的时钟、控制信号和数据总线将数据写入存储器来重构，并且逻辑电路的整个重写需要毫秒级的时间。

在无需重写逻辑电路的操作的情况下，仅在包括该逻辑电路的装置通电时，才需要重写逻辑电路。同时，在需要实时重写处理内容的操作的情况下，如果每个处理单元的处理时间短于毫秒级，则重写时间在整个处理中的占比大。这使得不可能实现所期望的性能。

图14A和图14B示意性地例示出了数据处理时间与用于重构(配置)的重写时间之间的关系。图14A例示出了所期望的处理。在图14A中，处理A和处理B都需要10ms。用于从处理A到处理B的转换的重写时间相比处理A和处理B的处理时间足够短。例如，重写时间期望为1ms或更短。同时，图14B例示出了重写时间例如为90ms的情况。在图14B中，重写时间比处理A和处理B的时间长，并且重写在整个处理中的占比明显大。

虽然也可以部分地重写逻辑电路而不是完全重写逻辑电路，但是重写时间与逻辑电路成比例，并因此如果重写相对大的功能块，则甚至部分重写也将需要相当长的时间。这使得难以实现所期望的处理。

因此，本发明的目的是提供一种使用于重构(配置)的重写时间相比用于数据处理的时间足够短成为可能的可重构逻辑电路。

根据本发明的第一方面，提供了一种可重构逻辑电路，所述可重构逻辑电路包括：数据处理单元；存储器，在所述存储器中存储有配置控制位的多个组合；以及选择器单元，所述选择器单元选择性地切换存储在所述存储器中的配置控制位的所述多个组合，并且将配置控制位的所述多个组合中的所选择的一个组合提供至所述数据处理单元，以重构所述数据处理单元的处理内容。

根据本发明的第二方面，根据第一方面的可重构逻辑电路被配置为使得所述数据处理单元包括多个数据处理单元；所述存储器包括多个存储器；并且所述选择器单元包括多个选择器单元。

根据本发明的第三方面，根据第一方面或第二方面的可重构逻辑电路被配置为使得通过软件来执行在所述选择器单元中的所述切换。

根据本发明的第四方面，根据第一方面或第二方面的可重构逻辑电路被配置为使得通过硬件来执行在所述选择器单元中的所述切换。

根据本发明的第五方面，根据第四方面的可重构逻辑电路被配置为使得所述数据处理单元包括检测数据处理的终止的处理终止检测单元；并且根据从所述处理终止检测单元提供的检测信息来执行在所述选择器单元中的所述切换。

根据本发明的第六方面，根据第五方面的可重构逻辑电路被配置为还包括：重构信息存储单元，在所述重构信息存储单元中从所述处理终止检测单元提供的所述检测信息被保持为重构信息；重构许可信息存储单元，在所述重构许可信息存储单元中保持重构许可信息；以及重构指令单元，所述重构指令单元根据保持在所述重构信息存储单元中的信息和保持在所述重构许可信息存储单元中的信息生成选择器控制信号，并且将所述选择器控制信号提供至所述选择器单元。

根据本发明的第七方面，根据第六方面的可重构逻辑电路被配置为使得在所述存储器中至少存储用于所述数据处理单元中的第一处理的配置控制位的组合和用于所述数据处理单元中的第二处理的配置控制位的组合；所述处理终止检测单元检测所述数据处理单元中的所述第一处理的终止，并且将用于切换到所述第二处理的设置值存储在所述重构信息存储单元中；所述重构许可信息存储单元保持用于从所述第一处理切换到所述第二处理的设置值；在存储在所述重构信息存储单元中的所述设置值和保持在所述重构许可信息存储单元中的所述设置值相互匹配的情况下，所述重构指令单元将所述选择器控制信号提供至所述选择器单元；并且所述选择器单元根据所述选择器控制信号将用于所述第二处理的配置控制位的所述组合提供至所述数据处理单元。

根据本发明的第八方面，根据第一方面至第七方面中的任一方面的可重构逻辑电路被配置为使得所述数据处理单元、所述存储器和所述选择器单元是FPGA。

根据第一方面，可以使用于重构(配置)的重写时间相比用于数据处理的时间足够短。